對于廣大PCB設計工程師而言，提到時序問題就感覺比較茫然。看到時序圖，更是一頭霧水，感覺時序問題特別深奧。其實在平常的設計中最常見的是各種等長關系，網上流傳的Layout Guide也介紹了哪些線需要等長。那么是不是做到等長，就滿足時序關系了呢？其實不一定，認真思考一下，在有些情況下，費盡心思做的等長反而可能是系統不工作、時序問題出錯的罪魁禍首。

　　在具體介紹之前，大家可以思考一個問題：請列舉平常設計中的常見等長要求？

　　1. 一般具有共性的回答是：PCI總線、CPCI總線和PCIX數據地址總線做到1000mil等長；有些回答甚至是500mil或是更小。

　　2. 對于SDRAM數據地址總線，這時有兩種回答：

　　全部總線等長，等長要求在200mil以內（數值的回答并不關鍵。隨著頻率等因素數值也經常變化，以下的討論相同。我們不關心具體要求是在多長以內，而是等長的類型）。

　　分組等長，D0~D7……，如果再問分組和什么選通（Strobe）做等長，答案更是千奇百怪（這個答案是被DDR影響了新的工程師已經很少有機會接觸SDRAM了）。

　　3. DDR1、2、3：

　　數據線分組等長，DQ0~7+DQS數據組內20mil等長。

　　地址、控制、命令和CLK等長，范圍稍微寬一些（±500mil左右）。

　　所有DQS和CLK等長，甚至使DDR3。做了Fly-by設計之后，繼續要求等長關系。

　　4. PCIE差分組內等長在5mil以內；

　　5. PCIE差分組間等長在100mil（或者500mil）以內。

　　上面這些等長關系在工作中應該都有可能碰到，你是不是也是這么做的？有沒有更深入思考過，哪些等長關系是不合理的？可以這么說，絕大部分等長設計都有相對應的時序關系；如果能夠看懂相關的時序圖，對等長設計將會更加清晰。上面列舉等長要求的時候，其實做了分類。相對于高速總線的發展歷史，其實就是三個大類：共同時鐘的并行總線、源同步時鐘的并行總線以及高速串行總線（如圖1所示）。

　　圖1：高速PCB發展趨勢示意圖。

　　接下來討論綠色部分，也就是共同時鐘的并行總線時序設計。或許有人會說，這都是過時的設計，并且200M以內的信號沒有必要討論，隨便設計就好。其實，現在很多系統還會采用CPCI的構架，PCIX總線還在通信、工控等行業中大量采用。并且，共同時鐘系統達到133M以上，時序設計非常困難。可以說如果沒有真正理解時序設計的原理，你可能設計一個5G的PCIE2.0系統沒有什么問題，而設計一個166M的PCIX系統，則會出現做一個失敗一個的情況。系統完全無法運行在預期的頻率上，而不得不降頻使用。當然，這里面有兩個原因：其一是每一代總線發展到瓶頸之后才會進入下一代總線。在各自的瓶頸上，時序裕量非常小，設計極為困難。其二，由于技術的發展，大家更多的關注DDR3，關注高速串行總線，共同時鐘系統的研究越來越少，相應的總結文章也不常見。這就帶來很多設計問題，也就是上面的回答里面SDRAM分組等長設計錯誤的原因。

　　首先，我們如何判斷一個系統是共同時鐘？方法很簡單，找時鐘樹。確定時鐘的關系是判斷各種時序系統的關鍵。共同時鐘系統一般有一個外部的晶振或者晶體，然后通過時鐘分配器分別連接到系統的驅動端和接收端，由這個外部時鐘線來控制系統的時序工作方式（如圖2所示）。

　　圖2：數據傳輸方式。

　　第一個時鐘邊沿在驅動端發送數據，第二個時鐘邊沿在接收端接收數據，為了保證數據的穩定可靠傳輸，需要滿足一定的建立保持時間裕量。共同時鐘的時序關系公式為：

　　從公式可以直接得出結論，共同時鐘的時序等長關系是一個范圍，而不是等長。又因為飛行時間的最小時序要求一般都可以滿足，也就是第二個公式在很多場合可以忽略不計，這樣，PCB設計就只是需要符合第一個公式，結論就是走線越短越好。任何因為并不存在時序要求而做的整個總線繞等長而導致總線布線度增加和串擾增加的設計是錯誤的，失敗的例子也非常多。