隨著芯片集成度的提高，對光刻技術提出了越來越高的要求，而光刻技術 ? ? ? 的演進，在某種程度上也反映了半導體技術的發展路線。

從1947年第一個晶體管問世算起，半導體技術一直在迅猛發展，現在它仍保持著強勁的發展態勢，繼續遵循摩爾定律指明的方向前進，大尺寸、細線寬、高精度、高效率、低成本的IC生產，正在對半導體產業鏈帶來前所未有的挑戰。 ? 集成電路在制造過程中經歷了材料制備、掩膜、光刻、清洗、刻蝕、摻雜、化學機械拋光等多個工序，其中尤以光刻工藝最為關鍵，決定著制造工藝的先進程度。隨著集成電路由微米級向鈉米級發展，光刻采用的光波波長也從近紫外（NUV）區間的436nm、365nm波長進入到深紫外（DUV）區間的248nm、193nm波長。

目前大部分芯片制造工藝采用了248nm和193nm光刻技術。目前對于13.5nm波長的EUV極端遠紫外光刻技術研究也在提速前進。 ? 可以說，隨著芯片集成度的提高，對光刻技術提出了越來越高的要求，而光刻技術的演進，在某種程度上也反映了半導體技術的發展路線。上世紀中葉，IEEE電子和電子工程師協會設立了ITRS組織，該組織每年都會發布一份半導體領域中技術路線圖——ITRS（International Technology Roadmap for Semiconductors）。但在2017年，IEEE停止更新ITRS，并將其重新重命名為IRDS，他們認為這樣可以更全面地反應各種系統級新技術。?

? IRDS路線圖光刻委員會主席、廈門大學嘉庚創新實驗室產業運營平臺科技總監，廈門大學半導體科學與技術學院客座教授Mark Neisser對光刻技術與半導體路線之間的關系進行了詳細解讀。 ?

Mark Neisser指出，當前的IRDS路線圖預測了未來15年的行業需求，并指出了關鍵挑戰和技術選擇。他表示，摩爾定律的意義在于，指示了“提高每個芯片中的晶體管數量降低了計算成本”的路線，在數十年被摩爾定律“規劃”的半導體產業發展過程中，它也逐漸被扭曲為自我實現的預言：（芯片設計公司）競爭對手總是試圖跟上摩爾定律預測的創新步伐，一旦某一個競爭者可以達到這個速度，其他所有的人都必須努力達到這個速度。一旦跟不上節奏，你的成本就會高于競爭對手的成本而在競爭中落于下風。與此同時，設備、工具、材料、供應商、軟件都必須改進，以實現更高的晶體管密度和更低的成本。

? 其中，隨著工藝演進，光刻波長經歷了幾次大的更迭，i-line時期使用的波長為365nm，KrF時期使用的波長為248nm，ArF時期使用的波長為193nm，進入EUV時代后使用的波長為13.5nm。每一代光刻技術的革新都對***等設備和材料提出了新挑戰。 ? 如上圖中的光刻公式，決定光刻分辨率的因素有三個：1.選用更小波長的光源，2.通過增大投影入射角及折射率更高的界面材料來提高數值孔徑NA值，3.并通過分辨率增強技術以獲取更低的工藝因子k1。 ?

歷史上光刻工藝中的成像改進，都伴隨著工具改進、材料和工藝改進以及多重成像（multiple patterning）。 ? 工具改進，包括使用更小的波長以獲得更高的分辨率；改善對焦控制和套準（overlay）控制；更高數值孔徑（NA）的鏡頭；更好的控制系統、照明系統；掩膜和芯片設計的改進等等。 ? 材料和工藝改進，包括抗放射涂層材料；改變印刷臨界尺寸的收縮材料和線寬修剪材料；用于新一代光刻波長的光刻膠；刻蝕放大材料；光刻膠清洗材料和涂層；CMP工藝以及突破曝光工具分辨率極限的多重曝光工藝等。 ?

以CMOS器件變遷歷史為例。最初，CMOS器件越小性能越好，更小的尺寸意味著更快的導通，工作電壓也更小。在某種程度上，尺寸縮小帶來的副作用影響了器件性能，例如漏電流增加，寄生電容增加等。器件結構和工藝一直在改進以實現更小尺寸和更好的性能，包括隔離，柵極材料、漏極和摻雜圖案等等，來達到更高的PPAC要求（PPAC，power, performance, area和cost）。 ? 隨著平面器件結構縮小尺寸已不能滿足性能需求，三維的FinFET晶體管架構逐漸成為高性能邏輯標準器件，IRDS路線圖預測高性能器件的晶體管結構將發生更多變化。 ?

下圖預測了未來邏輯器件結構演進方向，從當前的FinFET，到lateral GAA，再到3D VLSI等。邏輯器件從特征尺寸縮微逐步轉變到三維縮微。存儲器件將是率先發生這一轉變的領域，并且閃存技術已經開始三維縮微。 ?

如下圖，隨著存儲密度快速提升，由于存儲單元太小而無法可靠地保留存儲狀態，且達到了糾錯能力的極限，平面結構閃存已無法繼續提升性能，基于三維縮放的3D NAND閃存開始成為主流。3D存儲單元的體積比2D閃存要大得多，眾多的層數也意味著可以實現比2D存儲器件更多的存儲密度，目前業內3D NAND閃存最高已達到176層，還將繼續增加。SK海力士已經在討論2025年達到500層，2030年800層的規劃。 ?

其他新型存儲技術方面，英特爾和美光聯合研發的3D XPoint開始量產，但是目標用途與DRAM不同，目前也還沒有哪種存儲技術能夠取代DRAM或閃存，其他類型的存儲技術只占據了市場的一小部分。 ? 下圖列出了2018年開始，7nm制程之后光刻技術的主要尺寸要求。IRDS據此給出了潛在的光刻解決方案選擇，以及將面臨的關鍵挑戰。 ?

幾項光刻技術和面臨的挑戰

? 隨著5nm工藝芯片進入批量生產，科研機構將傾向于研發下一代光刻技術，包括多電子束直寫***（MEB）、納米壓印技術（NIL）以及定向自組裝技術（DSA）。其中，MEB被廣泛應用于掩膜的制造，分辨率可達到2nm，未來將被用于在晶圓上直接刻畫圖形而不借助掩膜版。NIL分辨率極高可達2nm，用于制造特殊圖形的模具、壓印特殊圖形。DSA則利用兩種聚合物材料的定向生長進行加工，對于材料的控制要求高，生長缺陷大，目前還不能真正用于生產，但可兼顧高分辨率極高的加工速度需求。 ?

納米壓印

? 其分辨率只與模版圖案的尺寸有關，而不受光學光刻的最短曝光波長的物理限制。納米壓印有望用于制造例如閃存等成本敏感、可容錯（defect-tolerant）的產品。該技術無需投影光學，但挑戰包括缺陷和套準等。 ? DSA（定向自組裝） ? 可以通過BCP（block co-polymer）實現間距致密化的目標，有望用于半導體量產。缺陷和設計是現階段主要挑戰。大約十年前，或許雙重成像（double patterning）要比DSA要好一些，但是如今DSA具備更長遠的發展潛力。 ?

對LER/LWR(邊緣粗糙度/線寬粗糙度)的要求已經來到分子水平，以至于到2022年，噪點將是一個關鍵挑戰，對成像圖案的質量影響非常大，進而會影響芯片的電氣性能。化學和光的隨機性會在已成像的光刻膠中產生噪點。下圖中紅點顯示曝光后和烘烤前產生的個別酸。 ? 在EUV中，光子撞擊光刻膠發生反應且這一動作重復多次，這些過程充滿不可預測性和隨機性，可能會產生新的反應，也就是說EUV光刻工藝容易出現所謂的隨機性，是具有隨機變量的事件，這些變化被統稱為隨機效應。隨機效應有時會導致芯片中出現不必要的接觸缺陷或有粗糙度的圖案，兩者都會影響芯片的性能，甚至導致設備出現故障。在過去的幾年中，這些問題在傳統的光刻技術中基本被忽略了。但對于EUV而言，隨機效應成為主要問題之一，越高級的節點，隨機效應越嚴重。 ?

由于成像噪點的原因，不得不降低光刻膠的劑量，但是較低的劑量也意味著更少的光子，以及更高的隨機概率。預計在未來兩年內吞吐量將下降2.5倍。下圖顯示了光刻膠劑量和最小通孔直徑之間的關系。 ? 其他挑戰，包括套準；可用的EUV掩膜防護罩需要在對比度、結構等方面繼續改進；更小的臨界尺寸和3D結構要求在薄膜沉積和刻蝕工藝進一步改善；更多的層數和工藝步驟對成本和良率帶來的挑戰等。 ? ?

總結和建議

? 在十年內，預計晶體管尺寸將繼續縮微，尤其是高性能邏輯器件將繼續推動這一趨勢。從長期來看，器件堆疊工藝將能夠提供更高的性能，而挑戰主要在于良率，工藝產能和成本等方面，當前***的分辨率能力足以滿足預計的需求。光刻工藝中噪點和缺陷是亟需解決的關鍵挑戰，而摩爾定律也將在未來一段時間內繼續發揮作用。 ? Mark Neisser對中國半導體產業也提出了幾點建議。他指出，首先，需要以解決客戶問題的方式進行創新。作為中國半導體制造商客戶的中國公司，很多好的創新都是由客戶需求驅動的，因此，并非所有這些創新都是遵循路線圖的。例如，格芯近幾年已經放棄了追逐路線圖的嘗試，現在也依然發展的很好。該公司通過SoI等其他途徑來解決客戶的芯片需求，而不僅僅是嘗試模仿或跟隨其他公司的腳步。因此，如果能夠創造自己的專長，也能在技術貿易等領域處于更有利的地位，并以創新推動行業前進。此外，他還強調，要重視半導體領域的基礎研究，從研究到出成果，開發以及制造之間，有5到10年的時間差，基礎研究是長期而又非常必要的工作。

編輯：黃飛

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