在最近的超大規(guī)模集成電路國際研討會上，臺積電研發(fā)高級副總裁Y.J. Mii博士發(fā)表了題為“Semiconductor Innovations, from Device to System”的演講。該演示文稿包含了對臺積電未來研發(fā)計劃的見解，超越了當(dāng)前的路線圖。還強調(diào)了正在研究的技術(shù)的相關(guān)挑戰(zhàn)。本文總結(jié)了Mii博士的精彩演講。

技術(shù)驅(qū)動

Mii博士首先對未來終端市場的增長進行了預(yù)測，強調(diào)了持續(xù)提高高性能計算吞吐量的必要性和對能效的關(guān)注。對于HPC的需求，他分享了一個“數(shù)據(jù)熱潮”的預(yù)測，如下圖所示。例如，“智能”工廠預(yù)計每天收集、監(jiān)控和分析1 PB的數(shù)據(jù)。

數(shù)據(jù)熱潮

機器學(xué)習(xí)（訓(xùn)練和推理）支持上述應(yīng)用程序的作用也將擴大，對HPC吞吐量提出了進一步的要求。Mii博士評論說，這些HPC要求將繼續(xù)推動研發(fā)工作，以提高半導(dǎo)體工藝路線圖和先進（異構(gòu)）封裝技術(shù)中的邏輯密度。

下圖展示了對電源效率的密切關(guān)注。

上圖所示架構(gòu)不僅說明了5G（很快變成6G）將在我們使用的設(shè)備中普及的程度，而且還說明了“邊緣數(shù)據(jù)中心”的運營。與HPC應(yīng)用程序一樣，機器學(xué)習(xí)算法的影響將無處不在，需要關(guān)注能效。

最近的技術(shù)創(chuàng)新

在介紹臺積電的一些研發(fā)項目之前，Mii博士簡要總結(jié)了最近的半導(dǎo)體工藝技術(shù)創(chuàng)新。

?在節(jié)點N7+引入EUV光刻

用于改善載波移動性的SiGe-pFET信道

?設(shè)計技術(shù)協(xié)同優(yōu)化（DTCO）

Mii博士強調(diào)了工藝技術(shù)開發(fā)如何演變?yōu)楦又匾旸TCO，評估工藝復(fù)雜性和設(shè)計改進之間的權(quán)衡已成為工藝開發(fā)的一個組成部分。他強調(diào)了最近采用的COAG（contact-over-active-gate）和SDB（single diffusion break）步驟作為示例。他補充說：“DTCO的工作不僅限于邏輯設(shè)計，存儲器和模擬電路也是DTCO評估的關(guān)鍵方面。”

?納米片（N2節(jié)點）

臺積電將在N2工藝節(jié)點從FinFET過渡到納米片拓?fù)浣Y(jié)構(gòu)。

未來半導(dǎo)體技術(shù)創(chuàng)新

Mii博士隨后介紹了針對未來應(yīng)用需求的幾項半導(dǎo)體技術(shù)研發(fā)工作。

?CFET（和FET互補）

經(jīng)過幾十年的平面FET技術(shù)，F(xiàn)inFET也經(jīng)歷了相當(dāng)長的壽命，從N16/N12到N7/N6到N5/N4再到N3/N3E?？纯椿诩{米片的工藝節(jié)點如何發(fā)展將會很有趣。在納米片之后，Mii博士專注于CFET器件的引入。

如下圖所示，CFET保留了納米片周圍柵極的優(yōu)點，但垂直制造了pFET和nFET 器件。（圖中pFET在底部，nFET在頂部。）

在上述逆變器邏輯門的橫截面中，突出顯示了兩個設(shè)備的公共門輸入和common drain節(jié)點。

下圖擴展了CFET器件堆疊所帶來的工藝開發(fā)挑戰(zhàn)，特別是對高縱橫比蝕刻和相關(guān)金屬溝槽填充的需求，以實現(xiàn)上面強調(diào)的垂直連接。

注意：研究CFET工藝開發(fā)的不同研究人員一直在尋求兩條途徑：一種“順序”工藝，其中pFET和nFET器件使用用于頂部器件制造的上部薄基板來實現(xiàn)，該基板在底部器件制造后與起始基板結(jié)合，并具有中間介電層；一種“單片”工藝，其中有一組外延層用于基板上的所有器件。這兩種方法在工藝復(fù)雜度和熱預(yù)算、器件性能優(yōu)化（順序流中有多個基板材料）和成本方面存在權(quán)衡。雖然Mii博士沒有具體說明，但有關(guān)高AR蝕刻和金屬填充的評論表明，臺積電研發(fā)的重點是單片CFET工藝技術(shù)。

?二維晶體管材料

目前正在積極研究評估用于場效應(yīng)晶體管通道的“后硅”材料。如下所示，隨著器件柵極長度和溝道體厚度的減小，2D材料提供了改善載流子遷移率和亞閾值斜率的潛力（具有較低的泄漏電流和較低的VDD操作潛力）。

2D工藝開發(fā)的主要挑戰(zhàn)之一是為器件source/drain節(jié)點提供低接觸電阻連接。Mii博士分享了TSMC研究人員先前發(fā)布的結(jié)果，強調(diào)了對鉍（Bi）和銻（Sb）的評估。與先前發(fā)布的研究相比，Rc降低了5倍，如下所示。

?BEOL互連架構(gòu)

后端互連的擴展面臨著現(xiàn)有（鑲嵌）銅線效率較低的挑戰(zhàn)。鑲嵌溝槽中的Cu擴散阻擋層（例如，TaN）和粘附襯墊（例如，Ta）占據(jù)了按比例縮放的導(dǎo)線橫截面的百分比增加。Cu沉積晶粒尺寸也受到限制，導(dǎo)致更大的電子散射和更高的電阻率。下圖突出了臺積電為引入一種新的（減法蝕刻）BEOL冶金技術(shù)所做的研發(fā)工作。

通過減法金屬工藝，引入了制造導(dǎo)線間電介質(zhì)的新機會——上圖顯示了相鄰電介質(zhì)內(nèi)的“氣隙”橫截面。

?2D導(dǎo)線

除了取代銅作為上述BEOL互連外，臺積電研發(fā)部門正在研究2D導(dǎo)體的潛力。

上圖顯示了2D導(dǎo)體層的橫截面，以及與類似銅線厚度相比產(chǎn)生的導(dǎo)電性優(yōu)勢。

（Mii博士沒有詳細(xì)說明正在評估的特定材料。例如，有許多過渡金屬化合物在二維晶體拓?fù)渲斜憩F(xiàn)出高載流子遷移率，以及堆疊這些受范德華力約束的層的能力。）

總結(jié)

Mii博士以上圖所示的幻燈片結(jié)束了他的演講。未來的系統(tǒng)設(shè)計將利用：

晶體管密度增加，如CFET器件（和以DTCO為中心的工藝開發(fā)）

新型互連材料

在高級封裝中增加異構(gòu)功能的集成，包括2.5D和3D配置中的芯片和HBM堆棧

系統(tǒng)設(shè)計分區(qū)、物理實現(xiàn)和電/熱分析的新方法

無論是作為一名設(shè)計師還是一名工藝技術(shù)工程師，這都是行業(yè)中最激動人心的時刻。

編輯：黃飛

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