2. 1. 3 FPGA 信息處理

　　大規模可編程芯片FPGA 是超高分辨率LED顯示屏控制系統設計的核心，所有信息，包括高清音視頻接收、緩存、轉換、輸出、控制信號嵌入、狀態顯示、DDR、FLASH 和外部設備管理等均由FPGA 進行處理。與傳統的LED 顯示屏控制系統設計比較，其最大不同在于10 Gbit /s 通訊。目前Altera、Xilinx、Lattice 等主流FPGA 制造商都能提供用于10GbE 通訊的FPGA 芯片，例如，Altera 的Stratix V（ GX、GS 和GT） 、Stratix IV （ GX 和GT） 、Cyclone IVGX（ F23 和更大器件） ，Stratix II GX、Arria 系列和HardCopy IV GX ASIC 器件都帶有內置收發器，為XAUI 接口的實現提供專用模式。XAUI 收發器模塊提供156. 25 MHz 輸入參考時鐘和并行接口，帶有4 通道時鐘數據恢復（ CDR） 接收器和4 通道收發器陣列以及交流耦合差分接口和差分PCML 驅動電路。收發器模塊嵌入了專用速率匹配和時鐘補償FIFO 緩沖，還采用了1∶ 16串化器/解串器（ SerDes） 、16∶ 20變速箱、8B /10B 編碼和字對齊功能，所有這些功能都由專用XAUI 狀態機進行控制。每組四通道還內置了通道對齊電路，以減小XAUI 接口從XAUI源到宿的偏移。收發器可提供500% 的預加重和高達17 dB 的均衡，以補償高頻損耗。Altera 的以上器件均符合所有的IEEE 802. 3ae 規范，包括沒有預加重時小于0. 35 單位間隔（ UI） 的抖動發生和最大峰峰值大于0. 60 UI 的抖動容限。收發器模塊符合IEEE 802. 3 正弦抖動容限模板要求。萬兆以太網3. 1250-Gbit /s × 4 通道單向數據傳送速率符合IEEE 802. 3ae XAUI 對物理層器件和上層器件鏈接的定義。

　　圖4 所示為帶XAUI 接口，并集成了物理編碼子層PCS （ physical coding sublayer） 、萬兆以太網MAC、物理媒體附屬子層PMA （ Physical MediumAttachment） 的FPGA 內部邏輯結構圖，它通過XAUI接口和各種10GbE PHY 器件（ 例如AQ1103） 相連。

　　當然，FPGA 也可以通過XGM II 320-b @ 312. 5Mbit /s 并行總線接口和10GbE PHY 器件相連，但I /O 數太多，不建議采用。FPGA 設備的配置和與系統數據的接口采用Avalon 總線，對10GbE PHY 的管理采用I2C 總線。至于FPGA 內部的萬兆以太網MAC，因LED 顯示屏本身不是局域網終端，屬于點對點高速通訊，與傳統LED 千兆網控制系統一樣，無需遵從萬兆以太網協議，可不采用，而大大簡化設計。FPGA 具體的軟件設計可從網上參考或下載Altera 公司的萬兆以太網用戶手冊。

　　圖4 Altera 帶XAUI FPGA 10GbE 參考設計

　　2. 1. 4 CP2102

　　通過計算機遠程配置和控制LED 顯示屏是必備功能，本設計采用Silicon Labs 公司的USB 轉UART 橋接芯片CP2102［5］代替傳統的RS0-232 口實現PC 和FPGA 通訊。CP2102 包含USB2. 0 全速功能控制器、USB 收發器、振蕩器和帶有全部調制解調器控制信號的異步串行數據總線（ UART） ，可通過USB 供電。CP2102 工作時作為一個虛擬COM口使用，且滿足RS0-232 總線的波特率要求。

　　2. 1. 5 其他

　　1） DDR

　　存儲器采用高速雙倍速率同步動態隨機存儲器DDRII 代替傳統LED 控制器的SDRAM 存儲器，用于緩存超高清視頻數據流。例如采用兩片ISSI 公司的IS43DR32800A 8M × 32 256Mbit 芯片，或三星的2M x 32Bit x 4 Banks K4D553235F-GC2A、K4D553235F-GC25.

　　2） FLASH 存儲器

　　FLASH 存儲器用于存儲FPGA 程序和屏體控制參數，如時間程控亮度表、亮度色度校正系數等。

　　3） 外部設備

　　外部設備包括DCDC 電源、時鐘、晶振、LED 指示燈、電源、ESD 保護電路、位開關、PCIe 插口等輔助電路，其中PCIe 通訊是原傳統雙口千兆網LED控制系統所不具備的。

　　2. 2 接收分配器

　　超高分辨率LED 顯示屏控制系統設計接收分配器的邏輯設計框圖見圖2.可以看出，其高速通訊邏輯、FPGA、存儲器和外設與發送器的硬件設計基本相同，不同之處在于到LED 屏體的1 Gbit /s 網絡輸出集成和音頻輸出模塊。

　　2. 2. 1 LED 視頻輸出

　　LED 視頻輸出是實現LED 顯示的重要部分。

　　考慮到成本和與原屏體控制器的兼容因素，本方案采用1 Gbit /s 帶寬的千兆網分區通訊模式，10 ~ 12個千兆網鏈路矩陣，支持10 Gbit /s 總帶寬并行數據輸出，足以滿足4K2K 全高清信號顯示。

　　千兆網PHY 陣列由3 個4 口PHY 構成，例如Marvell 公司的88E1240［6］ 具有4 個SGMII 接口，Broadcom 公司的BCM5466（ 256p BGA 封裝） ［7］具有4 × SGMII 或4 × RGMII （ Reduced Gigabit MediaIndependent Interface） 接口。SGMII 是1. 25 Gbit /s的千兆網高速差分串行接口（ 無時鐘雙向4 線） ，RGMII 的數據速率是250 MHz（ 含125 MHz 時鐘雙向12 線） 。如FPGA I /O 口足夠用，還可采用RGMII 模式。從簡化設計考慮，采用了SGMII 接口，這在FPGA 很容易實現，例如Altera 的Stratix○R V，Stratix IV，Stratix III，Arria○R V，和Arria II GX 系列均提供了1 Gbit /s（ 可上升到1. 4 Gbit /s） 的帶動態相位調整（ DPA） 電路的源同步差分I /O 信號，支持LVDS、LVPECL、3. 3 V PCML 和HyperTransportTM 差分電氣標準。DPA 電路支持多種串行/解串行（ SerDes） 因子，包括8X 和10X 模式。每個通道都有各自的DPA 電路，為每個通道提供獨立的數據對齊功能。

　　由于源同步時鐘方案的高速接口可達到1. 25Gbit /s 傳送速率，時鐘至通道和通道至通道偏移的容限大大縮小。為了保持在允許的偏移內，設計者必需使用精確的印刷電路板（ PCB） 設計技術，因為走線長度最細微的不匹配都可能導致錯誤的數據傳送。其他諸如抖動、溫度和電壓變化等影響讓這個問題更加復雜，簡單的靜態相位調整技術不是非常有效。Altera 在上述器件中集成了動態相位調整電路（ DPA） 和專用源同步電路的快速鎖相環（ PLL） 。

　　動態相位調整器DPA 使用快速PLL 生成的8 個相移時鐘中的1 個，選擇最接近輸入數據中部的時鐘相位來采樣數據和對齊數據。這種對齊是連續進行的，能夠補償時鐘和數據信號之間實時時序變動導致的動態變化，有效消除了由時鐘或數據偏移引發的信號對齊問題，大大簡化了PCB 設計［8］。

　　可采用Lattice 的ECP40-30 芯片，它具有4 個可達6 Gbit /s 的SerDes，18 個1. 25 Gbit /s.（ 帶CDR） 差分I /O， 484P BGA 封裝。

　　2. 2. 2 音頻輸出

　　音頻輸出模塊將來自FPGA 解碼后的音頻信號進行處理后輸出到功放，以實現高保真的音響播放，所采用的技術和器件可參考其他文獻。

　　3 結束語

　　超高清LED 顯示屏單卡網線控制系統采用了支持HDMI1. 4a 的HDMI /DVI 雙輸入解碼芯片、10GBASE-T PHY 和多個高速SerDes 串口的中高檔FPGA 芯片，從而實現了單卡控制的4K2K 超高分辨率顯示、高色階顯示、3D 顯示和高保真音頻同步播放，是性價比很高的LED 和液晶拼接墻控制器換代產品，尤其適用于超高清多媒體播放。超高清LED 顯示屏單卡網線控制系統的不足之處是僅適用于100 m 近距離傳輸，若超過100 m，需外掛光纖轉換器或研制開發10 Gbit /s 單卡光纖控制系統。