基于無線傳感器網絡的低噪聲放大器電路設計

某些場合的通信不能依賴于任何預先架設的網絡設施，而是需要一種能夠臨時快速自動組織網絡的移動通信技術。因此、傳感器網絡將逐漸引領人類步入“網絡即傳感器”的傳感時代。

低噪聲放大器LNA （ low noise amp lifier）是射頻接收前端的主要組成部分。由于位于接收前端的第一級，直接與天線相連，所以它的噪聲特性將對整個系統起著決定性作用。同時，天線接收的信號一般很弱，所以低噪聲放大器本身必需提供足夠的增益放大信號，并把有用的信號完整地傳輸到下一級。

本文設計的低噪聲放大器，工作在2. 4 GHz頻段上，采用SM IC 0. 13μm RF CMOS工藝設計。對于射頻系統，尤其是應用于無線傳感器網絡節點中的模塊，功耗是必須首先考慮的問題。在此基礎上放大器需提供足夠的增益以及低噪聲系數，并且滿足一定的帶寬、線性度以及穩定度。但是最小噪聲系數與最大增益是不可能同時得到的。因此，如何在限定功耗的前提下盡可能實現輸入輸出功率匹配以及提高低噪聲放大器的噪聲性能成為設計中的最大挑戰。

1　低噪聲放大器設計

1. 1　電路結構

本文采用的低噪聲放大器電路結構如圖1所示。

基于無線傳感器網絡的低噪聲放大器電路設計

圖1　低噪聲放大器原理圖

該低噪聲放大器主體電路采用共源共柵的差分結構，由于共柵級電路的輸入阻抗很小，抑制了共源級的電壓增益，從而遏制了密勒效應，提高了反向隔離度，同時使輸入阻抗受共源管M1、M2 柵漏間電容以及后級電路影響變小，使放大器穩定性增強。

在該結構中，片內電阻R1、R2 分壓產生偏置電壓Vbias ，通過Rg1、Rg2加在共源管M1、M2 柵極，為其提供直流偏置。為了保證較低的噪聲系數， Rg1、Rg2應選取阻值較大的電阻，以隔離偏置電路中電阻R1、R2 帶來的噪聲。晶體管M3、M4 為共柵MOS管。

片內源極電感Ls1、Ls2以及M1、M2 柵源間附加電容Cex1、Cex2配合柵極片外電感Lg1、Lg2 ，實現低噪聲放大器的輸入匹配。電感Ld1、Ld2分別和電容Cd1、Cd2并聯，再分別與Cd3、Cd4串聯，實現低噪聲放大器的輸出匹配。

分析圖1所示差分共源共柵放大器的半電路工作狀態，對于工作于飽和區的MOS管有：

為保證低噪聲放大器滿足較小的噪聲系數，放大電路中的MOS管的柵長應盡量選擇最小值，本工藝最小柵長為0. 13μm，所以，共源管M1 和共柵管M3 的柵長L1、L3 皆設為0. 13μm。在此情況下，改變共源管和共柵管的柵寬W1、W3 ，可以調整M1、M3的跨導gm1、gm3。根據共源共柵電路性質可知，改變共源管和共柵管的跨導可以改變放大器的增益。本次設計采用1. 2 V電源電壓供電，為了保證一定的線性度，以及確保M1 柵源電壓Vgs1大于閾值電壓Vth （本工藝的Vth約為430 mV），選擇直流偏置電壓Vgs1為600 mV。對于工作于飽和區的MOS管，其漏極電流Id 表示為：

本次設計要求功耗限制為8 mW，在偏置電壓Vgs1以及各工藝參數都已確定的情況下，共源管M1和共柵管M3 的柵寬W1、W3 決定了該放大器的工作電流Id ，即決定了放大器的功耗。設計時，在保證增益的前提下，調整W1、W3 ，仿真得到半電路工作電流約為3 mA，即總電流約為6 mA，滿足指標要求。

該低噪聲放大器增益控制電路采用信號加成模式，增益控制MOS管Mc1、Mc2由VC1控制，Mc3、Mc4由VC2控制。在半電路中，通過改變Vc1可以改變Mc1的通斷，在Id1不變的情況下，則可以改變流過M3 電流Id3。而工作在飽和區的M3 管的跨導gm3可以表示為：

所以改變Id3可以改變gm3 ，進而實現放大器增益的改變。

1. 2　輸入匹配

圖1所示低噪聲放大器輸入端半電路及其小信號等效電路如圖2所示。

基于無線傳感器網絡的低噪聲放大器電路設計

圖2　輸入端電路結構及小信號模型

首先考慮輸入端未接入M1、M2 柵源間附加電容Cex1、Cex2時的情況。通過輸入端電路小信號模型分析得放大器輸入阻抗為：

為了得到最小的噪聲系數，源阻抗最佳值（最佳噪聲源阻抗） Zop t應滿足：

基于無線傳感器網絡的低噪聲放大器電路設計

其中，α為共源管跨導與其源漏電導的比值。δ為一常數，γ為一系數，在長溝道器件中，δ的值約為1. 33，γ的值約為0. 67，在短溝道器件中，這兩個值都會因為短溝道效應而變大。定義c為柵噪聲與漏噪聲相關系數，其值一般為0. 395 j，為一純虛數，反映了柵和溝道間噪聲引起的的容性耦合程度。

源級電感Ls 和柵極電感Lg 不會導致最佳噪聲源阻抗的實部發生變化，而僅對電抗部分產生影響。

要實現功率和噪聲同時匹配，必須使輸入阻抗Zin和最佳噪聲源阻抗Zop t共軛匹配，令Zin = 50 Ω，則有：

即：

式（6）中有4個方程， 4個未知數，只有一組解，即功率匹配和噪聲匹配同時滿足時，功耗（ Id ）是確定的，不可以優化。而在限定功耗的情況下，功率匹配和噪聲匹配則不可能同時滿足。

于是在電路設計中就需要在噪聲匹配和功率匹配中進行折中。下面引入M1 管柵源間附加電容Cex ，這樣，輸入阻抗變為：

最佳噪聲阻抗Z ′ op t表示為：

這樣，為了使功率和噪聲同時匹配，令Zin =Z ′ op t*= 50Ω，得到：

式（ 9）中有4個方程， 5個未知數，則可以限定任何一個參數，再優化其它參數。所以，在功耗（ Id ）限定的情況下，仍然可以進行功率噪聲匹配。引入Cex后，通過調整Cex ，首先可以使最佳噪聲源阻抗Z ′op t實部為50Ω。

再選擇Ls ，使電路滿足Re ［ Z′in ］ = Re ［ Z ′op t ］ =50Ω。根據式（8）、式（9）可以推出：

式（10）指出，選取的Ls 的電感值在引入Cex后亦可以比沒有連接Cex時有所降低。Ls 為源極負反饋電感，由于電感中的寄生電阻影響以及該電感本身的負反饋性質，低感值的電感可以做到更好的噪聲系數。

最后，調整片外電感Lg ，使諧振頻率為ω0 （設計要求ω0 為2. 43 GHz），ω0 表示為：

由于Cadence工具的局限性，仿真S參數時無法顯示Sop t曲線，噪聲匹配很難做到最優。在實際設計過程中，當共源管M1、M2 寬長比以及其偏置電路都已經確定時，可以通過掃描Cex參數，比較最小噪聲系數NFmin ，選取其最佳值。當最小噪聲系數NFmin確定后，再通過進一步調整Cex ，盡量滿足功率匹配。在此過程中，必須同時關注噪聲系數NF和最小噪聲系數NFmin的變化，最后通過比較，選擇折中的優化結果，確定恰當的Cex和 Ls、Lg 值。

1. 3　輸出匹配

電路輸出端通過漏極電感并聯、串聯電容的結構實現阻抗匹配。漏極電感的選取對低噪聲放大器的性能有較大影響。電感值的大小直接影響放大器的增益。較大感值的電感可以增加LC并聯諧振電路的等效阻抗，從而帶來更高的電壓增益。但是大電感的自諧振頻率較低，而射頻電路要求的工作頻率卻很高。同時，大電感也會占用更大的芯片面積，引入較大的噪聲。而且，當電感值過大使放大器輸出阻抗實部超過50Ω時，必需通過在輸出端并聯電感或增加源極跟隨器等緩沖電路的方法才能將輸出阻抗匹配到50Ω。如果直接并聯電感，則會使輸出端直流短路，要解決這個問題，則必須串聯一個大電容后再將此電感并入電路，對于整體設計來說，引入了更多的無源元件，一方面大大影響了電路性能，另一方面也占用了更多面積。而增加一級緩沖電路，則會增加放大器的額外功耗。對于無線傳感器網絡節點中的模塊，這兩種方法都不可行。因此，具體設計時，需選取恰當的電感，既能保證應有的增益，又可以使輸出阻抗實部在 50Ω附近。

由于該電路結構具有較高的隔離度，輸出端阻抗的調整對輸入端影響不大，可以在輸出端單獨進行匹配。具體設計過程中，可以首先在輸出端只連接漏極電感Ld ，通過仿真其S22參數，仿真其對應頻率2. 43GHz下的輸出阻抗。然后對照Smith圓圖，先并聯電容將輸出阻抗實部調整到50Ω，再通過串聯電容，將輸出阻抗虛部調整到0。這樣，最后可以將輸出阻抗匹配到50Ω，實現輸出端功率匹配。

2　低噪聲放大器的版圖及后仿真結果

本次設計的低噪聲放大器版圖如圖3所示，芯片面積約為： 735μm ×780μm。因為電路為對稱結構，所以在版圖的繪制上也需注意對稱性，這樣有利于提高電路性能。芯片左側為SGS焊盤，用來接入差分輸入信號。芯片右側為SGS焊盤，用來接差分輸出信號。芯片上下端各為三針直流焊盤，用來提供增益控制信號Vc1、Vc2 ，對稱的電源Vdd以及對稱的地Gnd。在焊盤組間空隙處，增加了電源Vdd到地Gnd的濾波電容組濾除電源Vdd上的紋波，旁路外界干擾，這種結構可以在最大利用版圖面積的同時進一步提高了電路性能。

圖3　低噪聲放大器版圖

在Cadence Spectre仿真環境下對電路的S 參數，噪聲系數NF以及穩定性系數KF進行了后仿真，后仿真在TT工藝角，溫度為27 ℃情況下進行。

電路在1. 2 V電源電壓下工作電流約為6. 0 mA。

S11后仿真結果如圖4 所示，高增益時S11約為- 29. 8 dB，中增益時S11約為- 17. 7 dB，低增益時S11約為- 16. 3 dB。三種情況下S11均滿足小于- 10 dB，輸入匹配良好。

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