電路功能與優(yōu)勢(shì)

發(fā)生瞬變后，或者連接、斷開或關(guān)斷監(jiān)控電路時(shí)，高端電流監(jiān)控器可能遇到過壓情況。圖1所示電路使用具有過壓保護(hù)功能、作為差動(dòng)放大器連接的 ADA4096-2運(yùn)算放大器來監(jiān)控高端電流。 ADA4096-2具有輸入過壓保護(hù)功能，對(duì)于高于32 V及低于供電軌的電壓，不會(huì)發(fā)生反相或閂鎖。

圖1. 具有輸入過壓保護(hù)的高端電流檢測(cè)（原理示意圖：未顯示所有連接和去耦）

該電路采用可調(diào)低壓差500 mA線性穩(wěn)壓器 ADP3336供電，如果需要，后者還可用于為系統(tǒng)其他器件供電。設(shè)置為5 V輸出時(shí)，輸入電壓范圍為5.2 V至12 V。為了省電，可通過將 ADP3336 SD 引腳置位低電平來關(guān)斷電流檢測(cè)電路，而電源（例如太陽能電池板）仍可工作。這將對(duì)未供電的 ADA4096-2的輸入端施加電壓，但在最高可達(dá)32 V的輸入電壓下不會(huì)發(fā)生閂鎖或損壞。如果需要較低吞吐速率， AD7920 也可在樣本間關(guān)斷。 AD7920在關(guān)斷時(shí)的最大功耗為5 μW，上電時(shí)為15 mW。在工作條件下， ADA4096-2僅需120 μA。工作電壓為5 V時(shí)，功耗僅為0.6 mW。在關(guān)斷模式下， ADP3336僅消耗1 μA。

圖2. ADA4096-2原理示意圖

電路描述

該電路是經(jīng)典的高端電流檢測(cè)電路拓?fù)浣Y(jié)構(gòu)，采用單個(gè)檢測(cè)電阻。其他四個(gè)電阻（雙通道1 kΩ/20 kΩ分壓器）處于薄膜網(wǎng)絡(luò)內(nèi)（以實(shí)現(xiàn)比率匹配），用于設(shè)置差動(dòng)放大器增益。這將放大檢測(cè)電阻上產(chǎn)生的兩個(gè)電壓間的差異，并抑制共模電壓：

VOUT = （VA – VB） （20 kΩ/1 kΩ）

圖2顯示了 ADA4096-2的原理示意圖。輸入級(jí)包含兩個(gè)并行的差分對(duì)（Q1至Q4和Q5至Q8）。隨著輸入共模電壓接近VCC- 1.5 V，Q1至Q4在I1到達(dá)最低順從電壓時(shí)關(guān)斷。相反，隨著輸入共模電壓接近VEE+ 1.5 V，Q5至Q8在I2到達(dá)最低順從電壓時(shí)關(guān)斷。此拓?fù)浣Y(jié)構(gòu)可實(shí)現(xiàn)最大輸入動(dòng)態(tài)范圍，因?yàn)?a href="http://www.3532n.com/tags/放大器/" target="_blank">放大器在供電軌外的200 mV下（室溫）仍可處理輸入。

與任何軌到軌輸入放大器一樣，兩個(gè)輸入對(duì)之間的VOS失配決定放大器的CMRR。如果輸入共模電壓范圍保持在各供電軌1.5 V以內(nèi)，輸入對(duì)之間的躍遷便可避免，從而將CMRR改進(jìn)約10 dB。

ADA4096-2輸入可保護(hù)器件不受最高超出各供電軌32 V的輸入電壓偏移的影響。此特性對(duì)存在電源時(shí)序控制問題的應(yīng)用特別重要，該問題可導(dǎo)致信號(hào)源在施加放大器電源之前活動(dòng)。

圖3顯示通過低RDSON內(nèi)部串聯(lián)FET（綠色曲線）提供 ADA4096-2的輸入電流限制能力，并與使用5 kΩ外部串聯(lián)電阻和無保護(hù)的運(yùn)算放大器（紅色曲線）相比較。

圖3. 輸入電流限制能力

圖3是 ADA4096-2采用單位增益緩沖器配置時(shí)的情況，其中將電源連接至GND（或±15 V）并對(duì)正輸入掃描，直至輸入超過電源達(dá)32 V。一般而言，輸入電流在正過壓條件期間限于1 mA，在負(fù)欠壓條件期間限于200 μA。例如，在20 V過壓條件下， ADA4096-2輸入電流限于1 mA，從而提供等效于串聯(lián)20 kΩ電阻的電流限制。圖3還顯示，無論是否為放大器供電，電流限制電路均有效。

請(qǐng)注意，圖3僅代表異常條件下的輸入保護(hù)。正確的放大器工作輸入電壓范圍（IVR）見 ADA4096-2數(shù)據(jù)手冊(cè)的表2至表4。

AD7920是一款12位、高速、低功耗逐次逼近型ADC，采用2.35 V至5.25 V單電源供電，最高吞吐量可達(dá)250 kSPS。該器件內(nèi)置一個(gè)低噪聲、寬帶寬采樣保持放大器，可處理13 MHz以上的輸入頻率。

轉(zhuǎn)換過程和數(shù)據(jù)采集過程通過CS和串行時(shí)鐘SCLK進(jìn)行控制，從而為器件與微處理器或DSP接口創(chuàng)造了條件。輸入信號(hào)在CS的下降沿進(jìn)行采樣，而轉(zhuǎn)換同時(shí)在此處啟動(dòng)。該器件無流水線延遲。

AD7920采用先進(jìn)的設(shè)計(jì)技術(shù)，可在下述高吞吐速率的情況下實(shí)現(xiàn)極低的功耗，

若要進(jìn)入關(guān)斷模式，必須在SCLK的第2個(gè)下降沿之后、第10個(gè)下降沿之前的任意時(shí)間將CS變?yōu)楦唠娖剑灾袛噢D(zhuǎn)換過程。一旦CS在SCLK的此窗口內(nèi)變?yōu)楦唠娖剑骷催M(jìn)入關(guān)斷模式，CS下降沿所啟動(dòng)的轉(zhuǎn)換終止，SDATA返回三態(tài)。如果CS在第2個(gè)SCLK下降沿之前變?yōu)楦唠娖剑瑒t器件仍將處于正常模式，不會(huì)關(guān)斷。這可以避免CS線上的毛刺引起意外關(guān)斷。

若要退出這種工作模式并使 AD7920再次上電，需要執(zhí)行一次偽轉(zhuǎn)換。在CS的下降沿，器件開始上電，并且只要CS處于低電平便繼續(xù)上電，直到第10個(gè)SCLK的下降沿之后。經(jīng)過16個(gè)SCLK后，器件完全上電，下一次轉(zhuǎn)換將產(chǎn)生有效數(shù)據(jù)。

如果CS在第10個(gè)SCLK下降沿之前變?yōu)楦唠娖剑瑒t AD7920再次返回關(guān)斷模式。這可以避免CS線上的毛刺引起意外上電，或者CS位于低電平時(shí)8個(gè)SCLK周期意外爆發(fā)。雖然器件可以在CS的下降沿開始上電，但只要不超過第10個(gè)SCLK下降沿，便會(huì)在CS的上升沿再次關(guān)斷。