FPGA的電源排序解決方案

電源排序是設計現場可編程門陣列（FPGA）電源設計時需要考慮的一個重要方面。通常 FPGA 供應商會指定電源排序要求，因為可以有 3 到 10 多個電源軌為 FPGA 供電。

通過遵循推薦的電源順序，可以避免在啟動期間消耗過多的電流，從而防止損壞您的設備。可以通過多種方式對系統中的電源進行排序。本文詳細闡述了可以根據系統所需的復雜程度實施的不同排序解決方案。

測序解決方案

排序解決方案包括：

1. 將 PGOOD 引腳級聯到使能引腳

2. 使用復位 IC 進行排序

3. 模擬上/下排序器

4. 具有 PMBus 接口的數字系統運行狀況監視器

1. 將 PGOOD 管腳級聯成使能管腳

實現排序的一種基本且經濟高效的方法是將一個電源的電源正常（PG）引腳級聯到下一個順序電源的使能（EN）引腳（圖 1）。當達到 PG 閾值時，第二個電源開始打開，通常是在電源達到其最終值的 90% 時。這種方法提供了一種低成本的方法，但您無法控制掉電順序或調整時序。在 EN 引腳上添加一個電容器可以讓您靈活地在各個階段之間引入時序延遲。然而，這種方法在溫度變化和重復電源循環期間不可靠，并且仍然不能支持掉電排序。

圖 1：將 PGOOD 引腳級聯到使能引腳。

2. 使用復位 IC 進行排序

上電排序要考慮的另一個簡單選項是具有時間延遲的復位 IC。使用此選項，復位 IC 以嚴格的閾值限制監控電源軌。一旦電源軌處于其最終值的 3% 以內，復位 IC 就會進入解決方案定義的等待期，然后再為下一個軌上電。等待周期可以使用 EEPROM 編程到復位 IC 中，也可以由外部電容器設置。您可以使用多通道復位 IC 為 FPGA 解決方案的不同電源軌供電（圖 2）。使用復位 IC 進行上電排序的優勢在于解決方案受到監控，這有助于在釋放下一個電源軌之前確認前一個電源軌處于調節范圍內，而無需電源轉換器上的 PGOOD 引腳。

圖 2：多輸出復位 IC 框圖。

3. 模擬上/下音序器

實施上電排序比實施斷電排序更容易。為了實現上電和斷電排序，有簡單的模擬排序器（圖 3）可以反轉甚至混合相對于上電序列的斷電序列。上電后，所有標志都保持低電平，直到 EN 被拉高。EN 置位后，每個標志在內部定時器結束后依次變為漏極開路（需要上拉電阻）。斷電順序與上電相同，但順序相反。

圖 3：模擬升/降序列器的實現。

級聯多個音序器

定序器可以級聯在一起，以支持與您的系統一樣多的電源軌，并在啟用信號之間提供固定和可調節的延遲時間。在圖 4 中，兩個定序器級聯在一起以實現六個定序軌。上電后，與門確保第二個定序器在接收到 EN 信號且軌 C 已觸發之前不會觸發。斷電時，與門確保第二個定序器看到 EN 下降沿，而與輸出 C 無關。或門確保第一個定序器在 EN 上升沿觸發時打開。斷電后，它確保第一個定序器在 D 下降之前看不到 EN 下降沿。這保證了上電和斷電順序，但不提供受監控的順序。

圖 4：級聯多個模擬序列器。