ESR 和穩定性

　　通常所有的LDO都會要求其輸出電容的ESR值在某一特定范圍內，以保證輸出的穩定性。 LDO制造商會提供一系列由輸出電容ESR和負載電流（Load Current）組成的定義穩定范圍的曲線（圖16：典型LDO的ESR穩定范圍曲線），作為選擇電容時的參考。

圖16

　　要解釋為什么有這些范圍的存在，我們使用前面提到的例子來說明ESR的高低對相位裕度的影響。

　　高ESR

　　同樣使用上一節提到的例子，我們假設10uF輸出電容的ESR增加到20Ω。這將使零點的頻率降低到800Hz（圖17：高ESR引起回路振蕩的波特圖）。

圖17

　　降低零點的頻率會使回路的帶寬增加，它的單位增益（0Db）的交點頻率從100kHz 提高到2MHz。 帶寬的增加意味著極點 Ppwr 會出現在帶寬內（對比圖15）。分析圖17波特圖中曲線的相位裕度，發現如果同時拿掉該零點和P1或PL中的一個極點，對曲線的形狀影響很小。也就是說該回路受到－90° 相移的低頻極點和發生－76° 相移的高頻極點Ppwr共同影響。

　　盡管有 14° 的相位裕度，系統可能會穩定。但很多經驗測試數據顯示，當ESR ＞10Ω時，由于其它的高頻極點的分布（在此簡單模型中未表示）很可能會引入不穩定性。

　　低ESR

　　選擇具有很低的ESR的輸出電容，由于一些不同的原因也會產生振蕩。繼續沿用上一節的例子，假定10uF輸出電容的ESR只有50mΩ，則零點的頻率會變到320kHz（圖18：低ESR引起回路振蕩的波特圖）。

圖18

　　不用計算就知道系統是不穩定的。兩個極點P1和PL在0dB處共產生了－180°的相移。如果要系統穩定，則零點應該在0dB點之前補償正相移。然而，零點在320kHz處，已經在系統帶寬之外了，所以無法起到補償作用。

　　輸出電容的選擇

　　綜上，輸出電容是用來補償LDO穩壓器的，所以選擇時必須謹慎?；旧纤械腖DO應用中引起的振蕩都是由于輸出電容的ESR過高或過低。

　　LDO的輸出電容，通常鉭電容是最好的選擇（除了一些專門設計使用陶瓷電容的LDO，例如：LP2985）。測試一個AVX的4.7uF鉭電容可知它在25℃時ESR為1.3Ω，該值處在穩定范圍的中心（圖16）。

　　另一點非常重要，AVX電容的ESR在－40℃到＋125℃溫度范圍內的變化小于2:1。鋁電解電容在低溫時的ESR會變大很多，所以不適合作LDO的輸出電容。

　　必須注意大的陶瓷電容（≥1uF）通常會用很低的ESR（＜20mΩ），這幾乎會使所有的LDO穩壓器產生振蕩（除了LP2985）。如果使用陶瓷電容就要串聯電阻以增加ESR。大的陶瓷電容的溫度特性很差（通常是Z5U型），也就是說在工作范圍內的溫度的上升和下降會使容值成倍的變化，所以不推薦使用。

　　準LDO補償

　　準LDO（圖3）的穩定性和補償，應考慮它兼有LDO和NPN穩壓器的特性。因為準LDO穩壓器利用NPN導通管，它的共集電極組合也就使它的輸出極（射極）看上去有相對低的阻抗。

　　然而，由于NPN的基極是由高阻抗PNP電流源驅動的，所以準LDO的輸出阻抗不會達到使用NPN達林頓管的NPN穩壓器的輸出阻抗那樣低，當然它比真正的LDO的輸出阻抗要低。

　　也就是說準LDO的功率極點的頻率比NPN穩壓器的低，因此準LDO也需要一些補償以達到穩定。當然了這個功率極點的頻率要比LDO的頻率高很多，因此準LDO只需要很小的電容，而且對ESR的要求也不很苛刻。

　　例如，準LDO LM1085可以輸出高達3A的負載電流，卻只需10uF的輸出鉭電容來維持穩定性。準LDO制造商未必提供ESR范圍的曲線圖，所以準LDO對電容的ESR要求很寬松。

　　低ESR的LDO

　　國半（NS）的兩款LCO，LP2985和LP2989，要求輸出電容貼裝象陶瓷電容一樣超低ESR。 這種電容的ESR可以低到5～10mΩ。 然而這樣小的ESR會使典型的LDO穩壓器引起振蕩（圖18）。

　　為什么LP2985在如此低ESR的電容下仍能夠穩定工作？ 國半在IC內部放置了鉭輸出電容來補償零點。這樣做是為了將可穩定的ESR的上限范圍下降。LP2985的ESR穩定范圍是3Ω到500MΩ，因此它可以使用陶瓷電容。未在內部添加零點的典型LDO的可穩定的ESR的范圍一般為100mΩ-5Ω，只適合使用鉭電容并不適合使用陶瓷電容。

　　要弄清ESR取之范圍上限下降的原因，請參考圖15。上文提到，此LDO的零點已被集成在IC內部。因此外部電容產生的零點必須處在足夠高的頻率，這樣就不能使帶寬很寬。否則，高頻極點會產生很大的相移從而導致振蕩。

　　使用場效益管（FET）作為導通管LDO的優點

　　LDO穩壓器可以使用P-FET（P溝道場效應管）作為導通管（圖19：P溝道場效應管LDO內部結構框圖）。為了闡述使用Pl-FET LDO 的好處，在PNP LDO（圖2）中要驅動PNP功率管就需要基極電流?；鶚O電流由地腳（ground pin）流出并反饋回反相輸入電壓端。因此，這些基極驅動電流并未用來驅動負載。它在LDO穩壓器中耗損的功耗由下式計算：

　　PWR（Base Drive）＝Vin × Ibase （11）

圖19

　　需要驅動PNP管的基極電流等于負載電流除以β值（PNP管的增益）。在一些PNP LDO穩壓器中β值一般為15～20（與負載電流相關）。此基極驅動電流產生的功耗可不是我們期望的（尤其是在電池供電的低功耗應用中）。P溝道場效應管（P-FET）的柵極驅動電流極小，較好地解決這個問題。

　　P-FET LDO穩壓器的另一個優點，是通過調整場效應管（FET）的導通阻抗（ON-resistance）可以使穩壓器的跌落電壓更低。 對于集成的穩壓器而言，在單位面積上制造的場效應功率管（FET power transistors）的導通阻抗會比雙極型開關管（Bipolar ONP Devices）的導通阻抗低。這就可以在更小封裝（Packages）下輸出更大的電流。