諸如放大器和轉(zhuǎn)換器等模擬集成電路具有至少兩個或兩個以上電源引腳。對于單電源器件，其中一個引腳通常連接到地。如ADC和DAC等混合信號器件可以具有模擬和數(shù)字電源電壓以及I/O電壓。像FPGA這樣的數(shù)字IC還可以具有多個電源電壓，例如內(nèi)核電壓、存儲器電壓和I/O電壓。

不管電源引腳的數(shù)量如何，IC數(shù)據(jù)手冊都詳細說明了每路電源的允許范圍，包括推薦工作范圍和最大絕對值，而且為了保持正常工作和防止損壞，必須遵守這些限制。

然而，由于噪聲或電源紋波導致的電源電壓的微小變化—即便仍在推薦的工作范圍內(nèi)—也會導致器件性能下降。例如在放大器中，微小的電源變化會產(chǎn)生輸入和輸出電壓的微小變化，如圖1所示。

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圖1. 放大器的電源抑制顯示輸出電壓對電源軌變化的靈敏度。

放大器對電源電壓變化的靈敏度通常用電源抑制比（PSRR）來量化，其定義為電源電壓變化與輸出電壓變化的比值。

圖1顯示了典型高性能放大器（OP1177）的PSR隨頻率以大約6dB/8倍頻程（20dB/10倍頻程）下降的情況。圖中顯示了采用正負電源兩種情況下的曲線圖。盡管PSRR在直流下是120dB，但較高頻率下會迅速降低，此時電源線路上有越來越多的無用能量會直接耦合至輸出。

如果放大器正在驅(qū)動負載，并且在電源軌上存在無用阻抗，則負載電流會調(diào)制電源軌，從而增加交流信號中的噪聲和失真。

盡管數(shù)據(jù)手冊中可能沒有給出實際的PSRR，數(shù)據(jù)轉(zhuǎn)換器和其他混合信號IC的性能也會隨著電源上的噪聲而降低。電源噪聲也會以多種方式影響數(shù)字電路，包括降低邏輯電平噪聲容限，由于時鐘抖動而產(chǎn)生時序錯誤。

典型的4層PCB通常設計為接地層、電源層、頂部信號層和底部信號層。表面貼裝IC的接地引腳通過引腳上的過孔直接連接到接地層，從而最大限度地減少接地連接中的無用阻抗。

電源軌通常位于電源層，并且路由到IC的各種電源引腳。顯示電源和接地連接的簡單IC模型如圖2所示。

圖2. 顯示走線阻抗和局部去耦電容的IC模型

IC內(nèi)產(chǎn)生的電流表示為I_T。流過走線阻抗Z的電流產(chǎn)生電源電壓VS的變化。如上所述，根據(jù)IC的PSR，這會產(chǎn)生各種類型的性能降低。

通過使用盡可能短的連接，將適當類型的局部去耦電容直接連接到電源引腳和接地層之間，可以最大限度地降低對功率噪聲和紋波的靈敏度。去耦電容用作瞬態(tài)電流的電荷庫，并將其直接分流到地，從而在IC上保持恒定的電源電壓。雖然回路電流路徑通過接地層，但由于接地層阻抗較低，回路電流一般不會產(chǎn)生明顯的誤差電壓。

圖3顯示了高頻去耦電容必須盡可能靠近芯片的情況。否則，連接走線的電感將對去耦的有效性產(chǎn)生不利影響。

圖3. 高頻去耦電容的正確和錯誤放置

圖3左側(cè)，電源引腳和接地連接都可能短，所以是最有效的配置。然而在圖3右側(cè)中，PCB走線內(nèi)的額外電感和電阻將造成去耦方案的有效性降低，且增加封閉環(huán)路可能造成干擾問題。

低頻噪聲去耦通常需要用電解電容（典型值為1μF至100μF），以此作為低頻瞬態(tài)電流的電荷庫。將低電感表面貼裝陶瓷電容（典型值為0.01μF至0.1μF）直接連接到IC電源引腳，可最大程度地抑制高頻電源噪聲。所有去耦電容必須直接連接到低電感接地層才有效。此連接需要短走線或過孔，以便將額外串聯(lián)電感降至最低。

大多數(shù)IC數(shù)據(jù)手冊在應用部分說明了推薦的電源去耦電路，用戶應始終遵循這些建議，以確保器件正常工作。

鐵氧體磁珠（以鎳、鋅、錳的氧化物或其他化合物制造的絕緣陶瓷）也可用于在電源濾波器中去耦。鐵氧體在低頻下（<100kHz）為感性—因此對低通LC去耦濾波器有用。100kHz以上，鐵氧體成阻性（低Q）。鐵氧體阻抗與材料、工作頻率范圍、直流偏置電流、匝數(shù)、尺寸、形狀和溫度成函數(shù)關系。

鐵氧體磁珠并非始終必要，但可以增強高頻噪聲隔離和去耦，通常較為有利。這里可能需要驗證磁珠永遠不會飽和，特別是在運算放大器驅(qū)動高輸出電流時。當鐵氧體飽和時，它就會變?yōu)榉蔷€性，失去濾波特性。

請注意，某些鐵氧體甚至可能在完全飽和前就是非線性。因此，如果需要功率級，以低失真輸出工作，當原型在此飽和區(qū)域附近工作時，應檢查其中的鐵氧體。典型鐵氧體磁珠阻抗如圖4所示。

圖4. 鐵氧體磁珠的阻抗

在為去耦應用選擇合適的類型時，需要仔細考慮由于寄生電阻和電感產(chǎn)生的非理想電容性能。