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　　處理器技術的發展

　　由于更高的集成度、更快的處理器運行速度以及更小的特征尺寸，內核及I/O電壓的負載點(POL)處理器電源設計變得越來越具挑戰性。處理器技術的發展必須和POL電源設計技術相匹配。5年或10年以前使用的電源管理解決方案，對于當今的高性能處理器而言，可能不再那么行之有效了。因此，當我們為TI的DaVinci數字信號處理器 (DSP)進行POL電源解決方案設計時，對基本電源技術的充分了解可以幫助我們克服許多設計困難。本文將對一系列適用于該DaVinci處理器的電源去耦、浪涌電流、穩壓精度和排序技術進行討論。我們將以使用了 TI 電源管理產品的一個電源管理參考設計為例來提供對這些論述的支持。

　　能量之源——大型旁路去耦電容

　　處理器所使用的全部電流除了由電源本身提供以外，處理器旁路和一些電源的大型電容也是提供電流的重要來源。當處理器的任務級別(level of activity)急劇變化而出現陡峭的負載瞬態時，首先由一些本地旁路電容提供瞬時電流——這種電容通常為小型陶瓷電容，其可以對負載的變化快速響應。隨著處理速度的增加，對于更多能量存儲旁路電容的需求變得更為重要。另一個能量來源是電源的大型電容。為了避免出現穩定性問題，必須注意一定要確保電源的穩定性，并且可以利用添加的旁路電容正確地啟動。因此，我們要保證對電源反饋回路的補償以適應額外的旁路電容。電源評估板 (EVM) 在試驗臺上可能非常有效，但在負載附近添加了許多旁路電容的情況下其性能可能會發生變化。

　　作為一個經驗法則，我們可以通過盡可能近的在處理器功率引腳處放置多個0603或0402電容(60用于內核電壓，而30用于DM6443的I/O電壓)，從而將DaVinci電源電壓從系統噪聲中完全去耦。更小型的0402電容是較好的選擇，因為其寄生電感較低。較小的電容值(例如，560pF)應該最為接近功率引腳，其距離僅為1.25cm。其次，最為接近功率引腳的是中型旁路電容(例如，220nF)。建議每個電源至少要使用8個小型電容和8個中型電容，并且應緊挨著BGA過孔安裝(占用內部BGA空間，或者至少應在外部角落處)。在更遠一點的地方，可以安裝一些較大的大型電容，但也應該盡可能地靠近處理器。

　　浪涌電流

　　具有大旁路電容的電源存在啟動問題，因為電源可能無法對旁路電容充電，而其正是啟動期間滿足處理器要求所需要的。因此，在啟動期間，過電流可能會引起電源的關斷，或者電壓可能會暫時地下降(變為非單調狀態)。一個很好的設計實踐是確保電壓在啟動期間不發生壓降、過沖或承受長時間的高壓狀態。為了減少浪涌電流，可以通過增加內核電壓電源的啟動時間，來允許旁路電容緩慢地充電。許多DC/DC調節器都具有獨特的可調軟啟動引腳，以延長電壓斜坡時間。如果調節器不具有這種軟啟動引腳，那么我們可以利用一個外部 MOSFET 以及一種RC充電方案，來從外部對其進行實施。我們還推薦使用一種帶有電流限制功能的DC/DC調節器，來幫助維持一種單調的電壓斜坡。實施一個軟啟動方案有助于滿足DaVinci處理器的排序要求。

　　排序

　　越來越多的處理器廠商將提供推薦的內核及I/O上電排序的時序準則。一旦獲知時序要求，POL電源設計人員便可選擇一種適當的技術。對一個雙路電源上電和斷電的方法有很多種：順序排序和同時排序是最為常用的兩種方法。

　　當在內核和I/O上電之間要求一個較短的毫秒級時間間隔時，我們就可以實施順序排序。實施順序排序的一種方法是，只需將一個穩壓器的 PWERGOOD引腳連接至另一個穩壓器的ENABLE引腳即可。當內核和I/O電壓差在上電和斷電期間需要被最小化時，就需要使用同時排序。要實施同時排序，內核和I/O電壓應彼此緊密地跟蹤，直到達到較低的理想電壓電平。在這一點上，較低的內核電壓達到了其設定值要求，而較高的I/O電壓將可以繼續上升至其設定值。

　　在自升壓模式中，DaVinci處理器要求對CVDD和CVDDDSP內核電源進行同時排序。在主機升壓模式中，CVDD 必須斜坡上升，并在CVDDSP開始斜坡上升以前達到其設置值(1.2V)。作為一個最大值，CVDDDSP 電源必須在關閉(開啟)“始終開啟”和DSP域之間的短路開關以前上電。我們可以以任何順序啟動I/O電源(DVDD18、DVDDR2和DVDD33)，但是必須在CVDD電源100ms的同時達到其設定值。

　　穩壓精度

　　電源系統的電壓容差有幾個影響因素。電壓基準精度就是最為重要的一個影響因素，我們可以在電源管理器件的產品說明書中找到其規范。新型穩壓器要求達到±1%的精度或更高的溫度基準精度。一些成本較低的穩壓器可能會要求±2%或±3%的基準電壓精度。請在產品說明書中查看穩壓器廠商的相關規范，以確保穩壓精度可以滿足處理器的要求。另一個影響穩壓精度的因素是穩壓器外部反饋電阻的容差。

　　在要求精確容差值的情況下，我們推薦使用±1%的容差電阻。另外，在將這種電阻用于編程輸出電壓時，其將會提供額外±0.5%的精度。具體的計算公式如下：

　　輸出電壓精度=2×(1-VREF/VOUT)×TOLRES

　　第三個影響因素是輸出紋波電壓。一個卓越的設計實踐是針對低于1%輸出電壓的峰至峰輸出電壓進行設計，其可使電源系統的電壓精度提高±0.5%。假設為±2%基準精度，那么這3個影響因素加在一起則為±3%的電源系統精度。

　　DaVinci CVDD電源要求一個可帶來±4.2%精度的50mV容差的1.2V典型內核電源。3.3V DVDD電源具有一個可帶來±4.5%精度的150mV的容差，而1.8V DVDD電源則具有一個可帶來±5%精度的90mV的容差。使穩壓器靠近負載來減少路由損耗是非常重要的。需要注意的是，如果電源具有3%的容差，且處理器內核電壓要求具有4.2%容差的情況下，我們就必須對去耦網絡進行設計，以能夠適應1.2V電壓軌的1.2%精度或14mV容差。

　　歷史經驗數據顯示，內核電壓隨著處理技術的發展而不斷降低。對內核電壓稍作改變，便可提供更高的性能，或節省更多的電量。選擇一個具有可編程輸出電壓和±3% 以上輸出電壓容差的穩壓器是一種較好的設計方法。相比從零開始重新設計一種全新的電源，簡單的電阻器變化或引腳重新配置要容易得多。因此，我們要選擇一款可以支持低至0.9V或更低輸出電壓的穩壓器，以能夠最大化地重用，并幫助簡化TI片上系統(SoC)器件未來版本的使用。