差分信號（Differential Signal）在高速電路設計中的應用越來越廣泛，電路中關鍵的信號往往都要采用差分結構設計，什么另它這么倍受青睞呢？在PCB設計中又如何能保證其良好的性能呢？帶著這兩個問題，我們進行下一部分的討論。 何為差分信號？通俗地說，就是驅動端發送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。

　　差分線怎么布才是嚴格的等長？我怎么樣測試兩相的長度是等長度呢？還是我大致讓他們平行走線，只是盡量可能的等長，而不是很的等長？既然延遲差允許1/4的時鐘誤差是不是其長度也可以滿足兩相的長度差存在1/4的誤差或者是更少的誤差（1/4的誤差太大了，平行著走線，怎么走也差不了那么多哦呵呵：））

　　差分信號和普通的單端信號走線相比，明顯的優勢體現在以下三個方面：

　　a、抗干擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲干擾時，幾乎是同時被耦合到兩條線上，而接收端關心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。

　　b、能有效抑制 EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。

　　c、時序定位，由于差分信號的開關變化是位于兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合于低幅度信號的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術。

　　對于PCB工程師來說，關注的還是如何確保在實際走線中能完全發揮差分走線的這些優勢。也許只要是接觸過Layout的人都會了解差分走線的一般要求，那就是“等長、等距”。等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射。“盡量靠近原則”有時候也是差分走線的要求之一。但所有這些規則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸的本質。

　　下面重點討論一下PCB差分信號設計中幾個常見的誤區。

　　誤區一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區的原因是被表面現象迷惑，或者對高速信號傳輸的機理認識還不夠深入。

　　誤區二：認為保持等間距比匹配線長更重要。在實際的PCB布線中，往往不能同時滿足差分設計的要求。由于管腳分布，過孔，以及走線空間等因素存在，必須通過適當的繞線才能達到線長匹配的目的，但帶來的結果必然是差分對的部分區域無法平行，這時候我們該如何取舍呢？

　　2、蛇形線

　　蛇形線是Layout中經常使用的一類走線方式。其主要目的就是為了調節延時，滿足系統時序設計要求。設計者首先要有這樣的認識：蛇形線會破壞信號質量，改變傳輸延時，布線時要盡量避免使用。但實際設計中，為了保證信號有足夠的保持時間，或者減小同組信號之間的時間偏移，往往不得不故意進行繞線。

　　很明顯，信號在蛇形走線上傳輸時，相互平行的線段之間會發生耦合，耦合程度也越大。可能會導致傳輸延時減小，以及由于串擾而大大降低信號的質量。

　　下面是給Layout工程師處理蛇形線時的幾點建議：

　　1、盡量增加平行線段的距離（S），至少大于3H，H指信號走線到參考平面的距離。通俗的說就是繞大彎走線，只要S足夠大，就幾乎能完全避免相互的耦合效應。

　　2、減小耦合長度Lp，當兩倍的Lp延時接近或超過信號上升時間時，產生的串擾將達到飽和。

　　3、帶狀線（Strip-Line）或者埋式微帶線（Embedded Micro-strip）的蛇形線引起的信號傳輸延時小于微帶走線（Micro-strip）。理論上，帶狀線不會因為差模串擾影響傳輸速率。

　　4、高速以及對時序要求較為嚴格的信號線，盡量不要走蛇形線，尤其不能在小范圍內蜿蜒走線。

　　5、可以經常采用任意角度的蛇形走線，如圖1-8-20中的C結構，能有效的減少相互間的耦合。

　　6、高速PCB 設計中，蛇形線沒有所謂濾波或抗干擾的能力，只可能降低信號質量，所以只作時序匹配之用而無其它目的。

　　7、有時可以考慮螺旋走線的方式進行繞線，仿真表明，其效果要優于正常的蛇形走線。

　　其他PCB走線規則經驗：

　　PCB設計不是你聽了幾個規則和概念就明白的，做PCB設計的人一定要精通數字和模擬電路，必須了解信號完整性問題，那可是需要認真看書，仔細思考，動手實踐才能體會到的。