ME9620是微盟電子推出的一款適合寬帶寬應用的24位、144kSPS的8通道同步采樣工業Δ-Σ ADC。

傳統的具有較高漂移性能的工業Δ-Σ ADC采用導通帶寬下降幅度很大的數字濾波器，來盡可能滿足DC測量需求的有限信號帶寬。而針對音頻應用的高分辨率ADC雖能夠提供更大的可用帶寬，但偏移與漂移指標遠低于工業ADC的需求。ME9620將兩種類型的轉換器相結合，實現優良的DC與AC規范的高精度工業測量。

ME9620內部集成有多個獨立的高階斬波穩定調制器和FIR數字濾波器，可實現4／8通道同步采樣，支持高速、高精度、低功耗、低速4種工作模式。ME9620可通過設置相應的輸入／輸出引腳選擇工作模式，無需寄存器的編程，其數據輸出可選串行SPI或FRAME-SYNC接口，便于連接至DSP、FPGA及微控制器。每個接口均支持菊花鏈，可滿足要求嚴格的多通道信號采集應用，如振動分析、醫療監控、聲學系統、動態應變測量及壓力測量設備等。

01

供電電源

ME9620需要3個供電電源：

模擬電源電壓AVDD: 4.5~5.5V

數字電源電壓DVDD: 1.65~1.95V

I/O供電電壓IOVDD: 2.7V~3.6V

建議每個電源引腳處均需放置一個10uF鉭電容和0.1uF陶瓷電容。ME9620嚴格要求電源穩定，不可與其它易造成電源不穩定的器件共用電源。

02

模擬信號與參考電壓輸入

ME9620的8個ADC通道支持差分信號輸入。為了不發生溢出，請保證差分輸入范圍不大于參考電壓范圍。輸入信號的共模理論上支持從0到AVDD電平的范圍，但為了盡可能發揮ADC的性能，同時可以提高信號幅度，建議將輸入共模配置在AVDD/2附近的電平。
??? 芯片輸出的VCOM信號作為ADC內部工作的共模電平，需要外置穩壓電容保證其電壓穩定，可在片外連接一個緩沖器后的輸出作為ME9620輸入差分信號的共模電平使用，以保證芯片內外信號電路共模的一致性。
?? ?為了簡化應用，建議VREFN連接到AGND。為了保證ADC性能不受參考源的影響，應用時需要在片外通過一個高精度低噪聲穩壓參考源產生VREFP電壓，并在VREFP與VREFN管腳兩端掛接1uF以上量級的穩壓陶瓷電容。

03

工作模式設置

ME9620共有4種工作模式供選擇，由MODE[1:0]引腳控制決定。

04

時鐘輸入

ME9620必須有時鐘輸入才能運行。外部時鐘頻率(fCLK)的選擇不會影響其分辨率。
??? 當為高速模式時，fCLK最大可為37MHz，其他三種模式時，最大輸入時鐘為27MHz。且當fCLK>27MHz時，只能采用FRAME-SYNC方式讀取數據。
??? ME9620的數據輸出率與fCLK具有固定的比例關系，且低功耗、低速模式下，CLKDIV能夠對fCLK分頻。另外兩種模式下，CLKDIV必須為1，具體關系如下表所示：

05

輸出方式設置

轉換后的數據輸出采用串行接口，可采用兩種接口協議：SPI協議或FRAME-SYNC協議，同時也可選擇不同的數據輸出格式（TDM/離散、固定/動態數據位置）。協議和數據輸出格式的選擇是由引腳FORFMAT[2：0]控制，如下表所示：

數據對應SPI和FRAME-SYNC接口協議，或者通過各自的通道DOUT引腳以并行數據格式（離散模式）移位輸出，或者所有通道的數據以串行格式通過公共引腳DOUT1（TDM 模式）移位輸出。

TDM表示8個通道數據全部由DUOT1輸出，CH1在前，CH8在后。此時若數據位置為“動態”則表示：若某通道關閉，則該通道仍然輸出，輸出數據為0；若數據位置為“固定”，則如果某通道關閉，該通道不輸出，直接輸出下一通道數據。

06

數據格式

ME9620輸出數據位寬為24位，正滿量程為7FFFFFh，負滿量程為800000h，理想輸出碼與輸入信號關系如下表所示：

07

同步

ME9620可以通過將引腳拉低后，再將引腳返回高電平來實現同步。當引腳變為低電平時，轉換過程停止。當引腳返回高電平時，轉換過程重新開始。由于ME9620轉換器以相同的主時鐘并行運行并使用相同的輸入控制，因此它們始終相互同步。但是，多個器件的同步有些不同。在器件上電時，器件之間內部復位的變化可能會導致轉換時序的不確定性。
??? 無論接口協議是SPI還是FRAME-SYNC，建議使用來同步所有器件。

08

菊花鏈

多個ME9620可以以菊花鏈方式連接在一起，以在單個引腳上輸出數據。一個器件的DOUT1 數據輸出引腳連接到下一個器件的DIN，如下圖所示。

以這種方式進行菊花鏈連接的最大通道數受fSCLK頻率、模式選擇和CLKDIV的限制。fSCLK的頻率必須足夠高，以能夠在一個fDATA周期內將數據從所有通道中完全移出。下表列出了fSCLK = fCLK時菊花鏈通道的最大數量。

09

電路設計注意事項

進行ME9620設計時，請注意下列事項：
1)AGND和DGND可以使用同一個地平面。
2)數字輸入腳需要串接50Ω電阻，并放置在數字驅動源末端（靠近ME9620）。
3)模擬電路（輸入腳）走線必須遠離數字電路（輸入腳）并防止產生走線交叉。
4)模擬信號參考端接10uF和0.1uF電容。
5)模擬信號輸入端必須接驅動，PCB走線短而直，且遠離數字信號線。AINP和AINN之間需接1~10nF電容。
6)電源、模擬輸入、參考輸入的去耦電容必須盡可能的靠近ME9620。
7)時鐘線越短越好，且末端接50Ω電阻。要求晶振必須穩定。

審核編輯：黃飛

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