運放VOS對BG輸出電壓影響：

如上圖左所示，VBG電壓計算式由等式(6)給出

此時，考慮到運放存在總失調電壓VOS，此時運放接入電路環路增益為：G_loop=(R1+R2+1/gmQ2)/(R2+1/gmQ2)≈(R1+R2)/R2?(1/gmQ2相對R1、R2比較小)，假設運放增益足夠大，使得輸入兩端能夠有效鉗位為VBEQ1，由負輸入端為VBE，正輸入疊加失調電壓為VBE+VOS?→ 運放輸入端的差值VOS，反映到輸出VBG為VBG+VOS*G_loop，得到等式(8)，很明顯VOS被環路放大了，疊加到VBG上對基準電壓產生了影響，所以需要消除該運放失調電壓VOS的影響。

2023/08/04 更新等式(8)推導：

原始VBG表達式為：VBG0=VBE2+(R1+R2)*(VBE1-VBE2)/R2，引入+VOS后，R2上端變為VBE1+VOS，則VBG = VBE2+(R1+R2)*(VBE1+VOS-VBE2)/R2 = VBG0+(R1+R2)/R2*VOS

如果使用VBE1這個變量進行等式(8)推導：
引入+VOS后，R2上端為VBE1+VOS，則VBG = VBE1+VOS+R1*(VBE1+VOS-VBE2)/R2 = VBE1+R1/R2*(VBE1-VBE2)+(1+R1/R2)*VOS = VBG0+(R1+R2)/R2*VOS

運放失調電壓的消除--chopper原理：

運放的失調電壓最主要貢獻體現在輸入對管的mismatch上（其余部分也會存在適配，后續分析）

Chopper的原理在于，周期性的將運放的輸入端交換，同時為了保證運放的正負反饋不發生改變，輸出端也會相應交換，如下圖所示：

前半個chopper周期，運放將﹢VOS疊加到輸出VBG，后半個chopper周期運放將-VOS疊加到輸出VBG，則在一個choppe周期中，±VOS對VBG的影響被消除。

輸入端和輸出端需要同時交換，保證運放在環路中的反饋極性不發生變化。

折疊運放電路的chopper分析：

使用chopper時鐘，將運放輸出周期性反接，如上圖右邊電路所示，注意CH1和CH2N是反向時鐘，得到下圖：

假設M1/M2貢獻mismatch體現為VP-VN=+VOS，運放開環增益為A:

左圖：VI+接VP，VI-接VN，且VI+ - VI-=δV?→ 輸出VOUT+ = A*(δV+VOS)

右圖：VI+接VN，VI-接VP，且VI+ - VI-=δV?→ 輸出VOUT- = A*(δV-VOS)

則一周期內兩次平均輸出(VOUT+ + VOUT-)/2 = A*δV?，則運放的VOS在一個滿周期上被抵消

同理，M10/M11之間的mismatch也能被消除，在此不做額外推導

M6/M7/M8/M9之間的mismatch影響相對沒有輸入管M1/M2、尾電流M10/M11大，不作考慮，保證版圖的匹配性良好即可

M4/M5之間的mismatch無法完全消除：

前半周期ID7=ID5, ID6=ID4,?得到等式(14)；后半周期ID7=ID4, ID6=ID5,?得到等式(15)

等式(14)(15)均已ID6為基準變量，去除了VGS這個變量（如果M4/M5之間存在VTH上的差異，前后半周期得到的VGS是不一樣的，會使得計算值很復雜，初次推導時，我認為前后兩次VGS相等，得到的結果直接抵消掉了，認為M4/M5的mismatch是能夠消除的）

通過等式(14)(15)結合，消掉ID6變量得到前后半周期下的兩條支路的電流變化量，可以看到（VTH4-VTH5）的一階項是能夠被chopper消除的，剩下了chopper無法消除的二階項β*(VTH4-VTH5)^2

該變化電流等效到輸入對管，則需要的輸入變化量為：

假設mismatch引起的M4/M5之間的閾值電壓差值為3mV，則等效到運放輸入端的VOS量級為uV，保證M4/M5之間的版圖匹配，能有效的減小該值。

Chopper之后的濾波：

運放加入chopper之后在運放輸出端加入噪聲抖動，該抖動需要通過添加notch filter濾波消除

簡單的SC notch filter電路由T型結構的開關電容組成，當fs為高時，CS1采樣VI電壓，CS2保持輸出VG1；當fs為低時，CS2采樣V1電壓，CS1保持輸出VG1

開關與電容組成RC低通濾波器，可以濾除V1上的高頻噪聲，同時為了保證采樣的準確性，fs的時鐘需要與運放的chopper時鐘錯位1/4個周期

可行的時鐘電路實現電路如下：

CLK送進D觸發器進行二分頻得到CHOP時鐘，同時CLK取反，采樣CHOP時鐘，則得到Notch-Fliter時鐘fs，實現兩個時鐘之間1/4周期的相位差。

審核編輯：黃飛