Duncan Bosworth

現代先進雷達系統在許多方面都面臨著挑戰，額外的操作要求包括需要支持多功能處理和動態模式調整。此外，最近頻率分配的變化導致許多雷達系統可能在通信基礎設施和其他頻譜要求苛刻的系統附近運行。隨著未來幾年頻譜擁塞的進一步加劇，預計問題將變得更加復雜，雷達系統需要適應其環境和操作要求，這推動了對認知和數字雷達系統的需求。

對更多數字信號處理的需求正在推動雷達信號鏈盡早過渡到數字信號鏈，使模數轉換器（ADC）更靠近天線，這反過來又引入了許多具有挑戰性的系統級考慮因素。為了進一步探討這一點，圖1顯示了當前典型X波段雷達系統的高級概述。在該系統中，通常使用兩個模擬混頻級。第一級將脈沖雷達回波混合至1 GHz左右的頻率，第二級混合至100 MHz至200 MHz范圍內的IF，以便使用200 MSPS或更低的ADC對信號進行采樣，分辨率為12位或更高。

圖1 .使用第一和第二中頻的雷達接收機架構示例

在這種架構中，頻率捷變和脈沖壓縮等方面可以在模擬域中實現，這可能需要對信號處理進行修改和調整，但在大多數情況下，系統功能受到數字化速率的限制。應該指出的是，即使以200 MSPS數據速率采樣，雷達處理也實現了重大飛躍，但隨著我們進入這一演變的下一階段，我們需要進一步向全數字雷達遷移。

近年來，每秒千兆采樣（GSPS）ADC通過將系統中的數字化點移至第一個混頻級之后，一直在推動向更接近天線的數字過渡。使用模擬帶寬超過1.5 GHz的GSPS轉換器已經支持第一個IF的數字化，但在許多情況下，當前GSPS ADC的性能限制了該解決方案的可接受性，因為器件的線性度和噪聲頻譜密度無法滿足系統要求。

直到最近，高速ADC主要使用并行低壓差分信號（LVDS）接口作為在高速ADC和數字信號處理平臺（通常是FPGA）之間移動數據的手段。然而，使用LVDS數據總線從轉換器輸出數據會帶來一些技術挑戰，因為單個LVDS總線的運行需要遠遠超過IEEE標準的最大速率以及FPGA可以處理的速率。為了適應這種情況，輸出數據被解復用到兩條或更一般的四條LVDS總線上，以降低每條總線的數據速率。例如，以超過10 GSPS的采樣速率工作的2位ADC通常需要將輸出解復用4倍，從而形成40位寬LVDS總線。由于許多雷達系統，尤其是相控陣，使用多個GSPS ADC，這很快就會成為難以管理的硬件開發，需要布線和匹配長度的通道如此之多，更不用說互連所需的FPGA引腳數量了！

新型GSPS ADC提供的解決方案不僅可以克服現有挑戰，還可以進一步優化系統。為了支持更接近天線的數字化，這些轉換器提供無與倫比的線性度以及超過 3 GHz 的模擬帶寬，可實現 L 和大多數 S 頻段的欠采樣。這樣就可以在這些頻段內直接進行RF采樣，通過消除混頻器級來減少元件數量和系統尺寸。對于更高頻率的系統，這也允許使用更高的中頻，從而提供了減少混頻級和濾波器數量的選項，以及隨著可以使用各種中頻而增加頻率規劃選項的選項。

這些新器件更高的線性度和更低的噪聲頻譜密度進一步使其可用于下一代雷達系統。隨著頻譜密度的增加，更高的動態范圍對于能夠管理與雷達返回頻率相鄰的干擾信號至關重要。最新的GSPS ADC能夠提供超過75 dBc SFDR，比過去十年中可用的器件提高了近20 dBc。在與最近的通信基礎設施頻率分配競爭時，這一重大飛躍更為重要。

模擬帶寬、線性度和噪聲的改善可能會成為設備制造商的下一個合乎邏輯的步驟。然而，新型GSPS ADC的兩個附加特性為系統設計人員提供了更多功能，并可能提高這些組件在未來系統中的可接受性：

JESD204B數據鏈路接口，以及

DSP功能嵌入在轉換器中，為系統設計人員提供了顯著優勢和可能的節能選項。

JESD204B數據鏈路最近被引入許多高速ADC，但最顯著的好處是GSPS轉換器，其中LVDS接口已經難以滿足系統需求。JESD204B是一種高速串行標準，能夠使用較少數量的差分互連（FPGA引腳）在高速ADC和FPGA或其他處理器之間傳輸數據。它是一種開銷非常低的協議，基于 8b10b 編碼方案，支持高達 12.5 Gbps 的波特率。

要了解其優勢，請考慮ADI公司的新型AD9625、2.0 GSPS、12位轉換器。該轉換器的輸出數據速率為24 Gbps。如果我們假設LVDS數據總線限制為1 Gbps并忽略數據打包問題，則需要超過24個LVDS對來支持此接口，所有這些距離在硬件中布線時都需要長度匹配的PCB走線。使用JESD204B，最特率僅為6.25 Gbps，只需204個JESD2B鏈路即可支持該轉換器的輸出。圖204清楚地顯示了這一優勢，AD9625和FPGA之間僅路由2個JESD0B通道，以支持完整的<>.<> GSPS數據速率。

圖2 .采用JESD204B的GSPS FPGA夾層卡（FMC）PCB布線

此外，當使用多個JESD204B通道時，對PCB走線長度匹配的要求明顯放寬，因為標準只需要在通道上對齊到920 ps，從而在各個JESD204B通道的路徑延遲之間提供了很大的差異。JESD204標準的最新“B”變體還支持確定性延遲，從而可以計算離開高速ADC的數據與到達FPGA的數據之間的延遲。如果可以確定延遲，則可以在數字后處理中補償，以重新對齊和同步數據流，這是使用GSPS轉換器的相控陣和波束成形系統的關鍵要求。

JESD204B為硬件設計人員提供了顯著的優勢，但新型高速ADC最有利的方面可能是增加了數字信號處理功能。下一代GSPS轉換器（如AD9625）基于65 nm或更精細的CMOS工藝幾何尺寸，能夠以這些高數據速率支持大量數字信號處理。在短期內，高速ADC將提供內置在器件中的運行時可選數字下變頻器（DDC），如圖3所示。

圖3 .具有嵌入式DSP的新型GSPS ADC

雷達波形帶寬可能因應用而異。例如，一些合成孔徑成像雷達波形需要數百MHz，而跟蹤雷達可能使用數十MHz寬甚至更小的波形。過去，將GSPS ADC移近天線意味著在某些情況下，大量不需要的帶寬被傳輸到FPGA或處理器。在現代FPGA和高速ADC中，功耗的很大一部分（如果不是大部分）與器件接口中的功耗有關，因此傳輸大量不需要的帶寬會不必要地增加系統的功耗。在未來的多模雷達中，動態啟用DDC的能力提供了顯著的優勢，可以卸載位于FPGA中的復雜處理。

DDC結合了數字數控振蕩器（NCO）和抽取濾波器，能夠從高速ADC的奈奎斯特頻段內選擇信號帶寬和信號位置，并僅將所需的適當數據傳輸到信號處理設備。例如，考慮雷達在IF為30 MHz時使用800 MHz帶寬波形。如果使用ADC以2.0 GSPS的采樣速率和12位的分辨率進行采樣，則數據的輸出帶寬將為1000 MHz，遠遠超過信號帶寬，轉換器的輸出數據速率將為3.0 GBps。如果使用DDC將數據抽取16倍，則抽取不僅能降低一些噪聲，而且輸出數據速率降低到625 MBps以下，從而僅使用單個JESD204B通道即可實現數據傳輸！這大大降低了所需的整體系統功耗。新型高速ADC能夠根據需要動態配置DDC或旁路DDC，提供在不同模式之間切換的選項，以支持電源，并根據需要實施優化的解決方案，并支持認知雷達應用所需的功能集。

AD9625等新型GSPS ADC為雷達系統架構師提供了重要的選擇，其模擬帶寬和采樣速率可實現元件數量減少或直接RF采樣。借助JESD204B接口和嵌入式DSP選項，不再需要犧牲功耗和電路板復雜性來獲得這些優勢。動態配置高速ADC的能力提供了多功能支持，并滿足了創建全數字認知雷達系統的目標。

審核編輯：郭婷