今天分享一個后仿真發(fā)現電路fail掉的一個案例。

首先簡單介紹一下什么是WPE效應。

工藝中，有一些物理效應，這些物理效應在以前的老工藝中，比如180nm之前，影響基本可以忽略不計，因此老工藝設計中不會去關心這些效應。但是隨著工藝的先進，這些物理效應造成的器件性能的影響占比越來越大，不可忽略，以至于導致芯片fail。foundry會在PDK中將這些物理效應建模進去，但是designer和layouter在設計電路的時候，也要考慮這些效應，以保證電路可靠性。

這些物理效應包括：

WPE: Well Proximity Effect阱臨近效應

LOD: Length of Diffusion擴散區(qū)長度效應

OSE: OD Space Effect擴散區(qū)/有源區(qū)間距效應

PSE: Poly Space Effect柵間距效應

其中，WPE效應就是阱臨近效應，指器件靠近阱（Well）引起的參數發(fā)生偏離，從而影響器件的性能。在普通的單阱工藝中，只有PMOS有此效應；在雙阱工藝中，PMOS和NMOS都有此效應。

WPE參數主要有三個：SCA、SCB、SCC。這三個參數在BSIM4模型中的定義如下：

看似很難懂，其實也不用過多care這些參數的具體含義，簡單說，就是WPE的這三個參數很重要，在前仿真和后仿真不應該差別過大，否則會引起MOS的電流、Vth等參數產生很大影響，繼而影響電路整體功能。

該案例主要說明版圖中TG layer對WPE參數的影響（TG是tripple Gate，主要標識高壓device，柵氧化層更厚）。

以一個簡單的電流鏡為例，說明layout改變WPE參數對輸出電流Iout的影響。testbench中輸入電流Iin給定20nA，電流鏡是2：1的copy rate。兩個MOS的W/L=1u/10u.理論上Iout為10nA。

電路圖中兩個MOS的WPE參數，網表顯示均如下圖右圖所示，前仿真結果如左圖，輸出電流Iout大小為10nA，無問題。

其layout如下所示：

（注意DNW device的畫法，此版圖不專業(yè)，只是為了說明問題，同時也不會引入問題，未加dummy，已驗證dummy對此電流鏡的WPE參數無影響）。

只顯示TG layer的情況：

現在將相同電壓域的管子用一篇TG鋪滿，但都是貼著原有TG層的邊去鋪，如上圖所示，不會留出裕度，如果是用的180nm，這樣鋪也沒啥問題，如果是40nm，這樣就出現問題了。

對此layout進行寄生參數提取，在calibre進行norc的提取就可以發(fā)現此畫法的問題了。用此layout生成的calibreview進行仿真，結果如下。輸出電流Iout不再是10nA，而是24.9nA，顯然不正常。再看網表，發(fā)現WPE參數中sca、scb、scc參數和前仿真的差異很大，導致Iout不正常了。電流本來是10nA，現在接近25nA，變大到原來的2.5倍，如果此電流流過電阻，且后續(xù)電路是小擺幅設計，那么電流的變大會時后續(xù)電路無法正常工作。

現做改動，將TG層鋪滿的面積變大，如下圖：

再對此layout進行norc后仿真，提取出的calibreview進行仿真，結果如下。網表中，WPE參數和前仿真一樣，輸出電流變?yōu)檎＃瑸?0nA。

再次做改動，將自己鋪設的TG層刪除，只保留庫里的器件原本的TG層，可看出三個MOS之間TG有間距。

對此layout進行norc提取，提取出的calibreview進行仿真，結果如下，可發(fā)現，網表中的WPE參數變得更大了，與前仿真的WPE參數差別很大，但是輸出電流是正常的，是10nA，這個現象就奇怪了，WPE參數偏離前仿真這么多，輸出結果竟是正確的。

以上幾種layout畫法都不會報DRC錯誤，總結經驗就是，TG layer應該流出幾um的裕度包圍MOSFET的有源區(qū)，這樣更保險。（有經驗的layouter應該深懂這一點，designer也應該提醒和你對接的layouter這些注意的地方）。

至于TG是如何影響WPE參數的（應該是TG影響了阱的摻雜濃度），WPE參數又是如何影響MOS的電流的（現在看來不是正比關系）研究透徹了再分享一下，有知道的同學也可以留言呀。