在Capture中打開ADC_DEMO.opj，把U1替換成ADCSER24，原理圖如下：

選中AD轉(zhuǎn)換器，點擊鼠標(biāo)右鍵，選擇Desend Hierarchy，可以進入查看AD轉(zhuǎn)換器的內(nèi)部模型。

?

從內(nèi)部原理圖中，不難看出，pspice中提供的ADCSER24，與ADCSER4一樣，同樣是把模擬數(shù)據(jù)先轉(zhuǎn)換成并行的數(shù)字?jǐn)?shù)據(jù)，再用D寄存器串行輸出。

其中：

AIN – Analog Input, 0 to 5V unipolar（0-5V的模擬輸入信號）

VREF – Reference voltage output, -5.25V（參考電壓，輸出）

DATA – Serial Data Output（串行數(shù)據(jù)輸出）

CLOCK – Clock input（時鐘信號輸入，要求小于5Meg，大于178.571K）

CONVST/EOC* – Conversion Start Input; End-of-Conversion output（使能信號——開始轉(zhuǎn)換，轉(zhuǎn)換結(jié)束）

在這個實驗中，我們把CLK信號定義為1Meg，Ain采用直流信號輸入，CONVST/EOC——使用脈沖信號，周期為50us。

根據(jù)上一次碰上的問題，直接先檢查DC_95_1這個元件的PspiceTemplate屬性，如果有問題，直接修正。

創(chuàng)建仿真分析文件，進行時域仿真：

仿真時間定為0.3ms，啟動仿真。 Pspice仿真完后，彈出如下信息提醒框：

選擇“否”，并查看DATA的輸出，圖形如下：

可以看出，DATA串行輸出有問題，仿真不正常。 重新運行仿真，彈出信息提醒框后，點擊“是”，進入查看。

點擊Plot，顯示出Error信息窗口：

分析錯誤信息，發(fā)現(xiàn)是U1.U4的輸入在上升沿與時鐘的時序沖突，詳細(xì)分析原理圖，發(fā)現(xiàn)U1.U1與U1.U4是一樣的，唯一的區(qū)別是U1.U4的ENT信號是從U1.U1的RCO取得的，估計是這個信號進行X狀態(tài)，導(dǎo)致的。 因此，在U1.U4的ENT輸入加100K的下拉電阻。 再次仿真，跳過提示，查看DATA輸出結(jié)果：

注：pspice中，數(shù)字信號分為0、1、R（上升沿）、X（狀態(tài)不定）、F（下降沿）五種狀態(tài)。