避免設計放大器電路時的常見問題

與分立半導體組件相比，現代運算放大器（運算放大器）和儀表放大器（儀表放大器）為設計人員提供了巨大的優勢。已經發表了許多聰明、有用和誘人的電路應用。但很多時候，在匆忙組裝電路時，忽略了一些非常基本的問題，導致電路無法按預期運行，或者根本無法正常工作。本文將討論一些最常見的應用問題，并提出實用的解決方案。

交流耦合時缺少直流偏置電流返回路徑

最常見的應用問題之一是無法為交流耦合運算或儀表放大器電路中的偏置電流提供直流返回路徑。在圖1中，電容與運算放大器的同相（+）輸入串聯以對其進行交流耦合，這是一種阻止與輸入電壓（V在).這在高增益應用中尤其有用，因為即使是放大器輸入端的小直流電壓也會限制動態范圍，甚至導致輸出飽和。但是，容性耦合到高阻抗輸入，而不為流入+輸入的電流提供直流路徑，將導致麻煩！

圖1.失靈的交流耦合運算放大器電路。

實際發生的情況是，輸入偏置電流將流過耦合電容，為其充電，直到超過放大器輸入電路的共模電壓額定值或輸出被驅動到限值。根據輸入偏置電流的極性，電容器將向上充電至正電源電壓或向下充電至負電源。偏置電壓由放大器的閉環直流增益放大。

此過程可能需要很長時間。例如，具有場效應晶體管（FET）輸入的放大器具有 1pA 偏置電流，通過 0.1μF 電容器耦合，充電速率 I/C 為 10–12/10–7= 10 μV/s，或每分鐘 600 μV。如果增益為100，則輸出將以每分鐘0.06 V的速度漂移。因此，臨時實驗室測試（使用交流耦合示波器）可能無法檢測到此問題，并且電路直到數小時后才會發生故障。顯然，完全避免這個問題非常重要。

圖2.用于雙電源操作的運算放大器輸入的交流耦合的正確方法。

圖 2 顯示了針對這個非常常見的問題的簡單解決方案。這里，在運算放大器輸入和地之間連接一個電阻，為輸入偏置電流提供路徑。為了盡量減少輸入偏置電流引起的失調電壓（使用雙極性運算放大器時，輸入偏置電流會相互跟蹤），R1通常設置為等于R2和R3的并聯組合。

但請注意，該電阻總是會給電路引入一些噪聲，因此需要在電路輸入阻抗、所需輸入耦合電容的大小和電阻增加的約翰遜噪聲之間進行權衡。典型的電阻值通常在大約 100，000 歐姆到 1 莫姆的范圍內。

類似的問題可能會影響儀表放大器電路。圖3所示為使用兩個電容進行交流耦合的儀表放大器電路，不提供輸入偏置電流返回路徑。這個問題在使用雙電源（圖3a）和單電源（圖3b）的儀表放大器電路中很常見。

圖3.非功能流耦合儀表放大器電路示例。

變壓器耦合也可能出現問題，如圖4所示，如果變壓器的次級電路中沒有提供到地的直流返回路徑。

圖4.非功能性變壓器耦合儀表放大器電路。

這些電路的簡單解決方案如圖5和圖6所示。這里，一個高值電阻（R一個/ 1B）在每個輸入和接地之間添加。這是一種簡單實用的雙電源儀表放大器電路解決方案。

圖5.每個輸入和公共電源之間的高值電阻器提供必要的偏置電流返回路徑。a. 雙電源。b. 單電源。

電阻為輸入偏置電流提供放電路徑。在圖5a的雙電源示例中，兩個輸入現在都以地為基準。在5b的單電源示例中，輸入可以參考地（V厘米接地）或偏置電壓，通常為最大輸入電壓范圍的一半。

變壓器耦合輸入（圖 6）也采用相同的原理，除非變壓器次級具有中心抽頭，該抽頭可以接地或連接到 V厘米.

在這些電路中，由于電阻和/或輸入偏置電流之間的不匹配，會產生很小的失調電壓誤差。為了盡量減少這種誤差，第三個電阻器，大約1/10千它們的值（但與差分源電阻相比仍然很大）可以連接在兩個儀表放大器輸入之間（從而橋接兩個電阻）。

圖6.變壓器輸入耦合到儀表放大器的正確方法

為儀表放大器、運算放大器和ADC提供基準電壓

圖7所示為單電源電路，儀表放大器驅動單端模數轉換器（ADC）。放大器基準電壓源提供對應于零差分輸入的偏置電壓，ADC基準電壓源提供比例因子。在儀表放大器輸出和ADC輸入之間通常使用簡單的RC低通抗混疊濾波器，以降低帶外噪聲。設計人員通常傾向于使用電阻分壓器等簡單方法來提供儀表放大器和ADC基準電壓。在某些儀表放大器的情況下，這可能會導致錯誤。

圖7.儀表放大器驅動典型單電源電路中的ADC。

正確提供儀表放大器基準電壓

一個常見的假設是，儀表放大器的基準輸入端處于高阻抗，因為它是輸入端。因此，設計人員可能會傾向于將高阻抗源（如電阻分壓器）連接到儀表放大器的基準引腳。這可能會給某些類型的儀表放大器帶來嚴重誤差（圖 8）。

圖8.不正確使用簡單的分壓器直接驅動3運放儀表放大器的基準引腳。

例如，流行的儀表放大器設計配置使用三個運算放大器，如上所述連接。總信號增益為

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基準輸入（如果由低阻抗驅動）的增益是單位。然而，在所示情況下，儀表放大器的基準引腳直接連接到一個簡單的分壓器。這破壞了減法器電路的對稱性和分壓器的分壓比。這將降低儀表放大器的共模抑制及其增益精度。但是，如果R4是可訪問的，因此其電阻值可以減小一個等于電阻的量，回溯到分壓器的并聯支路（此處為50 kohm），則電路的行為就像一個低阻抗電壓源，等于（在本例中）電源電壓的一半被施加到R4的原始值上，并且將保持減法器的準確性。

如果儀表放大器作為封閉式單封裝（IC）提供，則不能使用此方法。另一個考慮因素是分壓器中電阻的溫度系數應跟蹤R4和減法器中其他電阻的溫度系數。最后，該方法鎖定了使基準可調的可能性。另一方面，如果試圖在分壓器中使用小電阻值以使增加的電阻可以忽略不計，這將增加電源電流消耗并增加電路的耗散。無論如何，這種“蠻力”不是一個好的設計方法。

圖9顯示了更好的解決方案，在分壓器和儀表放大器的基準輸入之間使用低功耗運算放大器緩沖器。這消除了阻抗匹配和溫度跟蹤問題，并允許基準電壓源易于調節。

圖9.從運算放大器的低阻抗輸出驅動儀表放大器的基準引腳。

當放大器使用分壓器從電源軌參考時保持電源抑制（PSR）

一個經常被忽視的考慮因素是電源電壓的任何噪聲、瞬變或漂移，VS，通過基準輸入饋入將直接添加到輸出中，僅由分頻比衰減。實用的解決方案包括旁路和濾波，甚至可能使用精密基準電壓源IC（如ADR121）生成基準電壓，而不是分接V。S.

在設計同時使用儀表放大器和運算放大器的電路時，這一考慮因素非常重要。電源抑制技術用于將放大器與電源嗡嗡聲、噪聲和電源軌上存在的任何瞬態電壓變化隔離開來。這一點很重要，因為許多實際電路包含、連接或存在于電源電壓不太理想的環境中。此外，電源線上的交流信號可以反饋到電路中，放大，并在適當的條件下激發寄生振蕩。

現代運算放大器和儀表放大器均在其設計中提供大量的低頻電源抑制。這是大多數工程師認為理所當然的事情。許多現代運算放大器和儀表放大器的PSR規格為80 dB至100 dB以上，可將電源變化的影響降低10，000至100，000倍。即使是相當適中的40 dBPSR規格，也會將放大器的電源變化隔離100倍。然而，高頻旁路電容（如圖1至圖7所示）始終是理想的，而且通常是必不可少的。此外，當設計人員在電源軌上使用簡單的電阻分壓器和運算放大器緩沖器為儀表放大器提供基準電壓時，電源電壓的任何變化都會以很小的衰減通過該電路，并直接添加到儀表放大器的輸出電平中。因此，除非提供低通濾波，否則IC通常出色的PSR就會丟失。

在圖10中，分壓器增加了一個大電容，以濾除其輸出免受電源變化的影響并保留PSR。該濾波器的–3 dB極點由R1/R2和電容C1的并聯組合設置。極點應設置為比最低關注頻率低約 10 倍。

圖 10.去耦基準電壓源電路以保留PSR。

所示的“食譜”值提供大約 3.0 Hz 的 –03 dB 極點頻率。R0兩端的小電容（01.3μF）最大限度地降低了電阻噪聲。

過濾器需要一些時間才能充電。使用說明書值，參考輸入端的上升時間為幾個時間常數（其中T = R3Cf =5 秒），或大約 10 到 15 秒。

圖11所示電路提供了進一步的改進。在這里，運算放大器緩沖器作為有源濾波器工作，允許使用小得多的電容來實現相同數量的電源去耦。此外，有源濾波器可以設計為提供更高的Q值，從而提供更快的導通時間。

圖 11.作為有源濾波器連接的運算放大器緩沖器驅動儀表放大器的基準引腳。

測試結果：顯示元件值并施加12 V電壓后，向儀表放大器提供6 V濾波基準電壓。使用不同頻率的1 V p-p正弦波調制12 V電源，儀表放大器增益設置為單位。在這些條件下，隨著頻率的降低，示波器、VREF或儀表放大器輸出端看不到交流信號，直到大約8 Hz。該電路的實測電源電壓范圍為4 V至大于25 V，低電平輸入信號施加到儀表放大器。電路導通時間約為 2 秒。

去耦單電源運算放大器電路

最后，單電源運算放大器電路需要對輸入共模電平進行偏置，以處理交流信號的正負擺幅。當使用分壓器從電源軌提供此偏置時，需要足夠的去耦以保持PSR。

一種常見且不正確的做法是使用 100 kohm/100 kohm 電阻分壓器和 0.1 μF 旁路電容為 V 供電S/2運算放大器的同相引腳。使用這些值，電源去耦通常是不夠的，因為極點頻率僅為32 Hz。電路不穩定經常發生，特別是在驅動感性負載時。

圖12（同相）和圖13（反相）顯示了實現V的電路S/2解耦偏置以獲得最佳結果。在這兩種情況下，在同相輸入端提供偏置，反饋導致反相輸入假設相同的偏置，單位直流增益也將輸出偏置到相同的電壓。耦合電容C1將低頻增益從BW3向下滾向單位。