?早在 1982 年，我在 Intel 時就第一次接觸到布局生成器，大約 10% 的 GPU 是使用我編寫的一些代碼自動生成的。對于一名工程師來說，這是一項容易完成的任務，因為電路是數字的，不需要優化。

在2022 年第 18 屆國際合成、建模、分析和仿真方法以及電路設計應用會議的 IEEE 論文中，有一篇由來自 FraunhoferIIS/EAS、MunEDA、IMST Gmbh 和德累斯頓工業大學的專家撰寫的文章。接下來分享一下從他們的文章《使用基于模板的布局生成器和結構模型進行快速性能估計的多級模擬 IC 設計流程》中學到的知識。

像 ADC 這樣的模擬設計要求你從晶體管級原理圖開始，進行初始 IC 布局，提取寄生參數，進行仿真，然后測量性能以與規格進行比較。這個手動過程很容易理解，但它需要數周才能完成的迭代，因此必須有更好的方法。在論文中，他們描述了一種更加自動化的方法，基于三種組合技術：

基于模板的生成器

面向對象模板的寄生估計

基于模型的快速仿真

下圖顯示了 ADC 的優化、性能估計和布局生成器之間的交互和流程：

生成器模板、模型、性能估計

pipeline ADC 電路有一個 SystemC AMS 模型，參數定義了器件行數等內容，而模型定義了非理想電容器的行為級描述和 OpAmp 偏移。該流程旨在執行，并在優化后達到可接受的性能標準。

內部循環在大約 5 秒內對版圖寄生參數進行估計，然后在 1 分鐘左右對 ADC 進行優化并生成版圖。布局生成器使用最佳參數集，并生成電容器結構。對器件和導線的布局電容值進行了預表征，以便在模板方法中進行快速估算。優化步驟是使用估計的寄生參數，而不是提取的寄生參數，從而節省時間。

pipeline ADC 的 SystemC AMS 模型具有行為和結構細節，因此工程師可以在精度與運行時間之間進行權衡。使用分析模型可以在幾分鐘內運行一千次。外部循環添加了 ADC 模型，該運行大約需要50秒完成。

這種發生器模板方法甚至可以估計布局寄生效應、電容器變化和器件失配。全局和局部過程變化都被考慮在內。

結果

從 ADC 的晶體管級原理圖開始，構建了參數化模型。擁有一個能夠實現快速仿真和優化的模型，其目標是：

減少布局面積

具體布局縱橫比

有效電容比誤差最小

對過程變化和不匹配的魯棒性

布局級優化使用了 MunEDA 的一個名為WiCkeD的 EDA 工具，它有一個循環仿真器，模板就是仿真器：

使用 WiCkeD 進行優化

由于優化器需要找到一組設計參數的性能，它要求模板對它們進行評估。優化器找到改變設計參數以改進布局的方向。評估模板需要不到 5 秒的時間，因此優化可以快速達到一組最佳布局參數。

為了獲得最佳的電容器陣列縱橫比，他們為單元設備選擇了 W 和 L 的輸入參數范圍，以及陣列中的行數。接下來，他們模擬了最壞情況下的性能，包括在 2 小時內使用 114 個單獨參數化的偏移量。基于電容陣列中的行數和各種 W over L 值的 ADC 模型的最壞情況傳遞函數如下所示，其中理想曲線為虛線：

最壞情況傳遞函數

總結

模擬設計和優化比數字設計更難，因為其中涉及更多的相互依賴和權衡。一種具有布局生成器、基于模板的布局估計和優化的新方法已成功地用于 ADC 電路，它使用了來自 MunEDA 的稱為 WiCkeD 的優化技術。這種方法無需花費數天到數周的時間，只需幾分鐘即可滿足 ADC 的規范。

審核編輯：湯梓紅