作者：ADI公司　　Abhilasha Kawle 和 Roberto Maurino

本文重點介紹新型連續時間Sigma-Delta (CTSD)精密ADC最重要的架構特性之一：輕松驅動阻性輸入和基準電壓源。實現最佳信號鏈性能的關鍵是確保其與ADC接口時輸入源或基準電壓源本身不被破壞。使用傳統ADC時，為實現輸入和基準電壓源與ADC的無縫接口，需要復雜的信號調理電路設計——稱為前端設計。CTSD ADC的獨特架構特性可簡化并創新這種ADC與輸入和基準電壓源的接口。首先，我們快速回顧一下傳統ADC的前端設計。

傳統ADC的前端設計

在本文中，"傳感器"和"輸入信號"可以互換使用，代表ADC信號鏈的任何類型的電壓輸入。ADC信號鏈的輸入信號可以是傳感器、來自某些源的信號或控制回路的反饋。眾所周知，在傳統的離散時間Sigma-Delta (DTSD) ADC和逐次逼近寄存器 (SAR) ADC中，輸入和基準電壓源處的采樣網絡是開關電容負載。當開關導通時，電容給輸入充電；當開關斷開時，電容保持采樣值。在每個采樣時鐘邊沿，當開關重新將電容連接到輸入時，需要一個有限電流（稱為反沖電流）來將電容充電或放電到新的采樣值。該電流的曲線如圖1a所示。大多數傳感器和基準電壓源IC無法驅動這種幅度的反沖電流，而如果直接與ADC接口，輸入信號或基準電壓源有很大可能遭到破壞。避免這種破壞的已知解決方案之一是使用驅動緩沖放大器將輸入傳感器和基準電壓源與ADC隔離開來。驅動放大器應具有吸收這種反沖電流的能力，如圖1b所示。這導致需要高壓擺率和高帶寬放大器來支持所需的輸入充電/放電電流，并使反沖在一個采樣時間周期內穩定下來。這些嚴格的要求限制了可用于傳統ADC的輸入和基準電壓源路徑的緩沖放大器的選擇。

圖1.(a) 傳統ADC的輸入和基準電壓源上的反沖電流，(b) 通過緩沖器將反沖電流與輸入和基準電壓源隔離

另一方面，輸入端需要低通抗混疊濾波器來確保高頻噪聲和干擾信號大幅衰減，使得當它們因為目標頻段的采樣而折回時，性能不會降低。當前ADC信號鏈設計人員面臨的挑戰是要對相互對立的要求——混疊抑制和輸出穩定——進行微調。DTSD ADC的采用驅動器和抗混疊濾波器的前端設計如圖2所示。

輸入路徑由儀表放大器(in-amp)組成，儀表放大器將傳感器與全差分放大器(FDA)接口，后者最終驅動ADC。儀表放大器將輸入傳感器環境與ADC電路隔離開來。例如，傳感器的共模(CM)信號可能非常高（高達數十伏），但大多數FDA和ADC不支持這種高輸入共模電壓。一般的儀表放大器有能力支持寬輸入共模電壓，同時提供適合于FDA和ADC的輸出共模電壓。儀表放大器的另一個優點是其具有高輸入阻抗。這意味著如果傳感器不能直接驅動FDA的輸入電阻，那么傳感器可以通過儀表放大器與FDA接口。FDA本身需要具有高帶寬和高壓擺率，以使輸出更快建立。FDA周圍需要構建有源抗混疊濾波器(AAF)，以便抑制干擾信號。

對輸入或基準電壓源的驅動器的要求相互沖突：一方面，快速建立需要高帶寬，但另一方面，噪聲和干擾信號的濾波需要低帶寬。在基準電壓源路徑上，DTSD ADC信號鏈的前端設計如圖2所示，基準電壓源IC連接到一個緩沖器，后者驅動ADC的基準電壓源負載。設計中還有一個噪聲濾波器，用以截斷基準電壓源IC和緩沖器的超出某一頻率的噪聲。此濾波器的設計要求將在后文討論。基準電壓源緩沖器具有高帶寬和高壓擺率要求，以便更快地平息采樣事件干擾。

本系列文章的第1部分已說明，使用精密CTSD ADC的新信號鏈可以比傳統ADC的復雜信號鏈小68％。這種尺寸縮減可減少BOM，而且簡單的設計有助于信號鏈設計人員加快產品上市。

CTSD ADC的優勢：正輸入和基準電壓源

第2部分向信號鏈設計人員解釋了CTSD ADC架構，即采用非常規方法來反轉閉環放大器。如第2部分所述，可以將CTSD ADC視為具有阻性輸入和基準電壓源負載的Sigma-Delta ADC。輸入和基準電壓源結構是簡單的阻性負載，這意味著沒有高帶寬或高壓擺率驅動要求。第3部分展示了CTSD的獨特優勢，其固有的混疊抑制能力可抗干擾。在傳統信號鏈設計中，需要外部混疊抑制濾波器來衰減干擾信號，這是一個額外的挑戰，但CTSD ADC不需要外部AAF。由于CTSD ADC的固有混疊抑制特性，調制器環路的信號轉換函數等于衰減高頻干擾的抗混疊濾波器的轉換函數。由于阻性輸入和固有AAF，輸入網絡得以簡化，傳感器可以直接連接到ADC。在傳感器沒有能力驅動這種阻性負載的情況下，可以使用儀表放大器來將傳感器與ADC接口。類似地，在基準電壓源方面，由于阻性負載，CTSD ADC信號鏈中不需要基準電壓源緩沖器。圖3b顯示了使用儀表放大器的簡化示意圖。

圖2.離散時間Sigma-Delta ADC的前端設計

圖3.(a) CTSD架構提供阻性輸入和基準電壓源負載，(b) 直接儀表放大器和基準電壓源驅動CTSD ADC

圖4.(a) DTSD ADC的輸入電流中的反沖，(b) CTSD ADC的連續輸入電流曲線

圖4顯示了對CTSD ADC如何幫助簡化輸入前端設計的進一步支持。對于DTSD ADC，當輸入采樣開關改變狀態時，可以明顯看到反沖導致的輸入電流的不連續性。對于CTSD ADC，可觀察到輸入電流是連續的，其保持了信號連續性。

簡化輸入驅動設計

我們已經證明，CTSD ADC的輸入驅動是阻性的。本節將說明在規劃ADC的輸入驅動時，如何確定輸入阻抗RIN的值。RIN是ADC額定噪聲性能的函數。例如，AD4134是一款精密CTSD ADC，具有108 dB的動態范圍和4 V基準電壓源，輸入阻抗為6 kΩ差分。這表明，當施加一個滿量程8 V p-p差分輸入信號時，峰值電流要求是1.3 mA p-p。如果傳感器可以支持輸入電流VIN/RIN，則它可以與ADC直接接口。需要一個簡單放大器來驅動這種阻性負載的場景是：

傳感器沒有所需驅動能力來提供VIN/RIN的峰值電流。

信號鏈設計要求為傳感器輸出提供增益或衰減。

將輸入傳感器環境與ADC電路隔離開來。

傳感器具有很大輸出阻抗。

傳感器遠離ADC，軌道布線可能給輸入端增加相當大的電阻。

在場景4和5中，額外的外部電阻RS將存在電壓降，該電壓降表示ADC輸入端有信號損失。這導致信號鏈的增益誤差和誤差隨溫度的漂移，因而引起性能下降。增益的溫度漂移是由外部電阻和內阻的不同溫度系數引起的。使用一個簡單放大器來隔離額外的外部電阻，可以解決此問題。由于該放大器的驅動負載是阻性的，因此該放大器的選擇標準是：

輸入阻抗：為避免信號衰減或損失，傳感器的阻抗應與放大器輸入阻抗匹配。

輸出阻抗：輸出阻抗應當足以驅動ADC的阻性輸入負載。

輸出類型：作為一般信號鏈設計指導原則，建議使用差分信號策略以獲得最佳信號鏈性能。差分輸出類型放大器或單端轉差分輸出的設計技術最適合此任務。另外，為了實現最佳性能，最好將該差分信號的共模設置為VREF/2。

可編程增益：輸入信號一般要放大或衰減，以將其映射到ADC的滿量程范圍。這是因為當使用ADC的滿量程輸入范圍時，可以從ADC信號鏈獲得最高性能。

基于應用，該放大器可以是儀表放大器或FDA，也可以是兩個單端運算放大器的組合——形成一個差分輸出放大器。沒有高壓擺率或高帶寬的硬性要求，可根據應用需求從ADI公司廣泛的放大器產品組合中選擇一款來驅動此CTSD ADC。此外，放大器性能參數一般用阻性負載來指定，這使得選擇更加簡單。

例如，對于AD4134，一個具有可編程增益選項和全差分輸出的性能兼容的儀表放大器選擇是LTC6373。該儀表放大器為輸入源提供高阻抗，可以輕松驅動差分6 kΩ阻抗，噪聲和線性度性能與ADC相當。通過其廣泛的輸入共模支持和可編程增益選項，任何具有寬范圍信號幅度的傳感器或輸入信號都可以與ADC接口。采用該直接儀表放大器驅動的輸入前端設計的一個例子如圖4所示。

圖5.輸入前端設計，CTSD ADC與儀表放大器直接接口

另一個例子是使用全差分驅動放大器（如LTC6363-0.5/LTC6363-1/LTC6363-2，基于所需的增益或衰減）的簡單低壓前端設計，如圖6所示。可以使用FDA的場景是當傳感器有能力驅動FDA的阻性負載，但為單端類型或具有ADC不支持的共模，或者信號鏈需要小增益/衰減。

圖6.輸入前端設計，CTSD ADC與全差分放大器直接接口

另一個例子是低BOM方案，使用兩個單端運算放大器將單端輸入轉換為ADC的全差分信號，如圖7所示。

圖7.輸入前端設計，CTSD ADC使用兩個單端放大器

還有許多其他例子，像使用單端儀表放大器和單端運算放大器的組合來構建差分輸出前端，以支持非常高的輸入共模或低驅動強度單端型傳感器。可以根據性能、面積和BOM要求選擇任何這樣的組合，以更好地適合應用。

與AD4134兼容的其他放大器有：

運算放大器?ADA4625-2、ADA4610-2、AD8605和ADA4075-2。

全差分放大器：ADA4940-2、LTC6363和ADA4945-1。

儀表放大器：?AD8421。

ADI放大器選型指南可用于選擇最適合具體應用的放大器。例如，對于音頻測試設備等高線性度應用，建議使用ADA4945-1。對于最重要考慮是超高輸入阻抗的光電二極管應用，可以使用跨阻放大器(TIA)，例如ADA4610-2。

CTSD ADC大大簡化了輸入前端，接下來看看基準電壓源驅動方面的類似簡化。

簡化基準電壓源設計

ADC輸出是其輸入和基準電壓源的表示，如式1所示。

其中，VIN?= 輸入電壓電平，VREFADC?= ADC的基準電壓，N = 位數，DOUT?= ADC數字輸出。

式1說明，為實現最佳ADC性能，干凈完好的基準電壓源十分重要。ADC有如下三個主要性能指標會受基準電壓誤差影響：

信噪比(SNR)：?SNR的主要噪聲貢獻源是輸入路徑、ADC本身和基準電壓源。對于ADC輸出端的目標總噪聲，考慮到其他噪聲源，基準電壓源噪聲的預算一般是獨立ADC輸出噪聲的1/3或1/4。基準電壓源或基準電壓源緩沖器通常具有比ADC更高的噪聲。在基準電壓源或基準電壓源緩沖器IC的數據手冊中，可以看到頻譜噪聲密度或Noisedensity是技術規格之一。回顧噪聲計算基礎，基準電壓源或基準電壓源緩沖器輸出端的總噪聲由下式給出：

我們無法控制Noisedensity，因為對于所選的基準電壓源或緩沖器，它是固定的。唯一可控參數是噪聲帶寬(NBW)。為了降低基準電壓源噪聲，我們需要降低基準電壓源或基準電壓源緩沖器的噪聲帶寬。這一般是通過將一階低通RC濾波器連接到ADC來實現，如圖8所示。對于一階RC濾波器，NBW由下式給出：

流過濾波器電阻R的ADC基準電流IADC引起一個電壓降，這會改變ADC的實際基準電壓值。因此，建議選擇較小的R值和較大的C值，以滿足低基準電壓源噪聲的NBW要求。

增益誤差：從式1可以看出，VREFADC決定了輸出到輸入轉換函數的斜率，就像在y = mx之類的直線方程中一樣。該斜率也被稱為ADC的增益。因此，如果基準電壓源發生變化，ADC的增益也會改變。

線性度：對于傳統的DTSD ? ? ?ADC和SAR ADC，基準電流和伴隨的反沖依賴于輸入信號。因此，如果基準電壓源在下一個采樣時鐘邊沿之前沒有完全建立，則基準電壓源上的誤差將與輸入相關，并導致非線性。數學上，VREFADC可表示為
? ? ?
? ? ?
? ? ?
? ? ?參考式1，基于ADC的輸入，ADC輸出DOUT將有各種高階依賴性，這種依賴會造成諧波和積分非線性。因此，傳統ADC硬性要求基準電壓源緩沖器具有高壓擺率和帶寬，以使基準電壓源輸出在采樣時間周期內穩定下來

如果仔細分析SNR和線性度，我們會看到基準電壓源或基準電壓源緩沖器具有相互沖突的要求要滿足。低噪聲要求低帶寬，但快速建立要求高帶寬。適當地平衡這兩項要求是信號鏈設計人員長久以來的挑戰。一些最新的DTSD ADC和SAR ADC將基準電壓源緩沖器整合到片內，以簡化信號鏈設計中的一步，但這些解決方案需要額外的功率，或者會在一定程度上影響性能。CTSD ADC不需要快速建立緩沖器，其阻性輸入也不需要快速建立驅動器，因此能夠避免性能問題。

CTSD ADC通過以下特性和設計改進解決了基準電壓源驅動器的挑戰：

基準電壓源為阻性負載，在每個采樣時鐘邊沿沒有建立要求。因此，設計人員可以直接將基準電壓源IC連接到ADC，而無需專用基準電壓源緩沖器。

已獲專利的設計技術使基準電流與輸入無關，并迫使ADC的基準電流IADC基本保持恒定。當可能需要RC濾波器來降低基準電壓源噪聲時，這是有益的，如圖8所示。結果是電阻上的壓降恒定，沒有輸入相關項增加到VREFADC上。我們設計了一項措施，可以根據R的值和基準電壓引腳上測得的電壓來對系統級增益誤差進行數字校正。因此，這個簡單的基準電壓源接口不會有增益或線性誤差。

圖8.阻性基準電壓源負載支持基準電壓源IC與無源濾波器直接連接

盡管已經采取措施來對R上壓降引起的誤差進行數字糾正，但有人可能會問，這是否會限制CTSD ADC的滿量程范圍，因為ADC的實際基準電壓(VREFADC)會比施加的VREF要小。

例如，若將基準電壓源IC的VREF調整并設置為4.096 V，ADC基準電流(IADC) = 6 mA，那么，對于R = 20Ω的濾波器電阻，ADC的實際基準電壓(VREFADC)為3.967 V，如式5所示。在這種情況下，當在ADC輸入端施加2×VREF = 8.192 V p-p（其大于2×VREFADC）的額定滿量程差分輸入時，是否有可能使ADC輸出飽和？答案是"不會"。CTSD ADC設計為支持輸入幅度超出ADC引腳REFIN的基準電壓幾mV。在我們的AD4134示例中，該擴展范圍將電阻值限制為最大25Ω。然后選擇用于噪聲濾波器的C值，以滿足所計算的噪聲帶寬。

簡化基準電壓源驅動設計

CTSD ADC簡化了基準電壓源驅動的設計，但當為濾波器選擇正確的R，然后對電阻上的壓降進行數字增益誤差校正時，仍有其他因素需要考慮。數字增益誤差校正（也稱為校準）是許多ADC的常見特性，它讓信號鏈設計人員可以在ADC的數字輸出端自由補償信號鏈中的誤差。因此，它可能不需要增加設計步驟，而是重復使用相同的算法，這對于許多信號鏈很常見。在這種情況下，電阻的選擇似乎不是什么特別的設計步驟，但有一點要注意：電壓降的溫度相關性。外部濾波器電阻與IADC隨溫度的漂移不同，進而導致VREFADC和ADC的增益隨溫度漂移。對于具有嚴格增益漂移要求的應用，一種原始解決方案是定期校準信號鏈。但是，借助CTSD技術可以實現更好、更創新的解決方案。由于ADC基準電壓源負載電流保持恒定，而且與片內使用的阻性材料有關，因此可以提供片內20Ω濾波器電阻R，如圖9所示。

圖9.片內基準電壓源噪聲濾波器電阻簡化CTSD ADC的基準電壓源前端設計

在新的前端設計中，基準電壓源IC連接在REFIN引腳上，濾波電容連接在REFCAP引腳上，形成基準電壓源IC噪聲的噪聲濾波器。由于片內電阻R的阻值和IADC均是同一電阻材料的函數，因此REFCAP上沒有溫度漂移(VREFADC)。AD4134還使用已獲專利的片內基準電壓源校正算法對片內電阻上的電壓降進行數字自校準。因此，基準電壓源驅動設計得以簡化，只需根據性能要求選擇基準電壓源IC和電容值。

ADR444是可用作CTSD ADC配套器件的低噪聲基準電壓源IC之一。關于電容值選擇和內部/外部數字增益校準，AD4134的數據手冊提供了進一步細節。

結論

CTSD ADCS消除了實現最佳精密性能并簡化前端設計的許多障礙。在接下來的文章中，我們將介紹如何將CTSD ADC調制器內核的輸出處理成最終數字輸出格式，以供外部數字控制器使用，實現最佳處理。從本系列文章介紹的Sigma-Delta基礎知識可知，調制器輸出無法直接處理，因為它是以高得多的速率進行采樣。需要將采樣速率降低到應用所需的輸出數據速率(ODR)。接下來，我們將介紹一種新穎的異步采樣速率轉換(ASRC)技術，它使信號鏈設計人員可以將最終ADC輸出調整到所需的任何ODR，ODR只能是采樣頻率的幾倍的古老限制不復存在。請繼續關注這些有趣的見解！

審核編輯：湯梓紅