高精度數模轉換器TQ6124芯片的性能特點、結構與應用分析

1、引言

TQ6124是一種高速高精度的數模轉換器芯片。它具有14位數據位并采用分段結構將數據位分成最高4位、中間3位和最低7位。TQ6124可對各段的數據采用不同的數模轉換方法，其內部集成有高精度的電流源和高精度電阻，以保證數模轉換的精度。TQ6124轉換速度可達到1GSa／s。該芯片設計靈活，使用方便，只需增加一、二塊集成電路和少量的外圍電路，即可構成一個完整且性能很高的數模轉換器。

2 、TQ6124的結構特點及引腳功能

2 ．1 TQ6124的結構

TQ6124主要由鎖存器、編碼器、延時器、電流源、電流開關陣列、R～2R電阻網絡等電路組成。圖1所示是其內部結構框圖。TQ6124的主要特點如下：

●數模轉換速率高達1GSa／s；

高精度數模轉換器TQ6124芯片的性能特點、結構與應用分析

●具有14位數據位；

●具有1G的模擬信號帶寬；

●輸出可直接作為射頻的前端；

●時鐘和數字數據為ECL電平；

●采用44腳QFP封裝。

2．2 TQ6124的引腳說明

圖2為TQ6124的引腳排列圖，各引腳的功能說明如下（括號中的數字為引腳號）：

Vss（1、11、12、33、34、44）：數字電源輸入端，通常接－5V。電源濾波的旁路電容應盡可能靠近電源腳，并直接連接到地；

VAA（21、23、24）：－12V模擬電源輸入端；

DGND（6、7、8、28、29、37、40）：數字地；

AGND（13、15、18、19）：模擬地；

D13～D0：數字信號輸入端，其中D13為數據最高位，D0為數據最低位；

CLK、NCLK（9、10）：差分時鐘輸入端；

NV0、V0（16、17）：模擬信號輸出端，為差分信號；

IREF（14）：參考電流輸入端，直接連接到模擬地，是開關陣列的虛擬電流源；

VSNS（20）：判斷電壓輸出端，芯片正常工作時有輸出，且Vsns＝VREF；

VREF（21）：電壓基準輸入端，一般設計為－9V，當VREF＝－9V時，輸出的模擬信號峰－峰值為1V；

Midtrim（25）：調整中間數據位的電壓輸入端，以調整波形，可選；

Lsbtrim（26）：調整低位數據位的電壓輸入端，以調整波形，可選；

ECLref（27）：可選的ECL電平參考電壓輸入端，當數字數據和時鐘為ECL電平時，該腳懸空，芯片內部可產生－1．34V的電壓。

3、 TQ6124的外圍電路設計

TQ6124使用靈活方便，只需一塊電壓基準芯片和一塊運算放大器及少量的外圍電路即可（如圖3所示）。這兩塊集成電路的主要用途是為數模轉換芯片提供參考電壓。在數模轉換器中，參考電壓的精度、穩定性和抖動對所產生的模擬信號的精度、穩定性和抖動有很大的影響。特別是該芯片具有的14位的數據位對參考電壓的性能更加敏感。AD586為AD公司生產的電壓基準芯片，它性能好，誤差峰－峰值只有4μV，可以滿足TQ6124的14位精度的參考電壓要求。該電壓基準（AD586）的輸出與芯片的反饋輸出VSENSE通過運算放大器MC34071可構成負反饋電路，以將VREF穩定在－9V，因而可進一步減小外部電源細微變化對其所造成的影響，從而保證輸出模擬信號的精度和穩定性。

4、應用說明

雖然TQ6124使用簡單，對外部條件的要求也并不苛刻，而且調試方便。但在具體設計電路時，尤其是在印刷電路板的布局布線上，一定要注意遵循一定的設計規則，否則其干擾可能會很大，嚴重時會導致輸出的模擬信號質量很差，且信噪比很低。因此，使用時應注意以下幾個方面問題：

（1）電源的去耦：一般在設計該電路時，模擬電源、數字電源、時鐘電源都要采用0．01μF的電容來對各自的地進行旁路去耦。去耦電容應盡量靠近芯片電源的輸入端，最好采用表面貼裝元件以減小引線帶來的干擾，且電容和芯片應在同一層面上，以減少寄生的電感和電容。

（2）地的處理：模擬地、數字地和時鐘地應分別連接，這樣有助于消除數據和時鐘間的干擾，并應使用具有完整而獨立的地平面的多層電路板，以保證高速信號的完整性。各地平面之間的阻抗應盡可能小，兩兩之間的交流和直流壓差應低于0．3V。模擬地、時鐘地都應與數字地在電源輸入端單點連接，通?？刹捎么胖檫B接或直接連接，以避免各地之間的干擾。

（3）高速信號的端接：在高速數字系統中，傳輸線上阻抗不匹配會引起信號反射。減小和消除反射的方法是根據傳輸線的特性阻抗在其發送端或接收端進行終端阻抗匹配，從而使源反射系數或負載反射系數接近于零。因此輸入的高速ECL時鐘和高速ECL數字信號在輸入芯片前一定要進行端接，以減小反射。

（4）散熱處理：由于TQ6124芯片的功耗較大，因此在設計電路時一定要加上散熱片，以保證芯片能夠正常工作。

（5）高速數字信號線和時鐘線應盡量遠離模擬信號線，數字信號線的周圍應布數字地，同樣模擬信號線周圍應布模擬地，時鐘周圍布時鐘地，以此來避免各信號間的干擾。

（6）所有的信號線都應盡可能短，如果信號線太長，則線間的串擾就可能會較大。

此外，在芯片的應用過程中，還需特別注意的是：由于芯片鎖存數據是在時鐘的下降沿進行的，其時鐘與數據的時序關系如圖4所示，因此，為了保證數據的正確性，數據的變化最好在時鐘上升沿完成，以確保芯片在采樣數據時有足夠的建立時間。