CMOS電路的最末級(jí)，通常是用顯現(xiàn)器顯現(xiàn)，或者介入繼電器控制大電流，或者向遠(yuǎn)處傳送信號(hào)等，很少?zèng)]有不借助晶體管的。

但是，在與這個(gè)晶體管接口時(shí)的困難不測(cè)地多。例如，由于與晶體管的基極連接的電阻過(guò)于小，從CMOS引出過(guò)大電流；或者電阻過(guò)大，使晶體管無(wú)法驅(qū)動(dòng)。

下面對(duì)各種場(chǎng)所與晶體管的接口作以說(shuō)明。

（1）發(fā)射極接地NPN晶體管→CMOS：圖l3.35（a）一（c）示出同～電源下，Vcc》VDD，Vcc

（2）射極跟隨器NPN晶體管→CMOS：與（1）的情況相反，在“L”電平常容易混入噪聲，存在從“L”向“H”時(shí)容易產(chǎn)生延遲的缺陷。圖13.36（a）一（c）示出接口例。

（3）發(fā)射極接地PNP晶體管→CMOS：如圖13. 37（a）所示，在降落時(shí)有延遲，在“L”電平要留意噪聲。

（4）射極跟隨器PNP晶體管→CMOS：其例子示于圖13. 37（b）。與（3）的情況相反，上升時(shí)產(chǎn)生延遲，“H”電平抗噪聲才干弱。

（5）互補(bǔ)電路→CMOS：在（1）～（4）的電路中，當(dāng)晶體管個(gè)CMOS的布線變長(zhǎng)時(shí)，在“H”或者“L”電平，噪聲容易混入，由于布線電容而增大延遲時(shí)間。由于這些缺陷，所以對(duì)布線的長(zhǎng)度有限制。這種情況下，運(yùn)用圖13.38所示的互補(bǔ)電路使阻抗降落，關(guān)于改善噪聲和延遲時(shí)間有效果。

（6） CMOS→NPN晶體管：CM0S的輸出端由于負(fù)載過(guò)重而招致電流缺乏，或者耐壓缺乏的場(chǎng)所，需求這種接口。

由于經(jīng)過(guò)CMOS的p溝FET流出的電流（IOH）變成晶體管的基極電流，所以能夠驅(qū)動(dòng)它的hfe的電流。進(jìn)而在驅(qū)動(dòng)大負(fù)載的場(chǎng)所，運(yùn)用達(dá)林頓晶體管。

圖13. 39示出NPN晶體管驅(qū)動(dòng)電路的例子。

（7） CMOS→PNP晶體管：圖13. 40示出電路例。

（8） CMOS→互補(bǔ)電路：將CMOS電路的信號(hào)向遠(yuǎn)方傳送的場(chǎng)所，如前所述，為了抗噪聲、防止布線電容惹起的延遲，應(yīng)該采用互補(bǔ)電路。其接口例子示于圖13. 41。

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