賽靈思 PCI Express IP 隨附以下集成調試功能。

JTAG 調試器

啟用 In-System IBERT

第三代模式解擾器

“JTAG 調試器 （JTAG Debugger）”可提供以下信息來幫助調試 PCI Express 鏈接訓練問題：

LTSSM 狀態的圖形化視圖

基于 GUI 的接收器檢測狀態（對應已配置的每個通道）

PHY RST 狀態機的狀態

In-system IBERT 可提供 PCIe 鏈接眼圖。“JTAG Debugger”和“In-system IBERT”功能結合在一起即可提供即時信息，用于判斷鏈接訓練問題的可能原因。在本篇博文中，我們將講解如何使用這些功能。本篇博文基于賽靈思 VCU118 開發板隨附的 UltraScale+ 器件。

“第三代模式解擾器 （Gen3 Mode Descrambler）”選項可提供發生擾碼的 PIPE 數據的解碼接口。它允許用戶查看 PCIe 鏈接上的數據包。如需了解有關該功能以及數據包解碼方法的詳細信息，請參閱博文（鏈接如下）。

https://forums.xilinx.com/t5/Design-and-Debug-Techniques-Blog/Demystifying-PIPE-interface-packets-using-the-in-built/ba-p/980246

IP 配置 GUI 包含“添加調試選項 （Add. Debug Options）”選項卡。請選中“啟用 JTAG 調試器 （Enable JTAG Debugger）”。

在GUI 中配置其它 IP 參數后，生成 IP 并打開示例設計。

請確保在設計示例的“Design Sources”層級中包含調試封裝模塊，如下所示：

請選擇正確的比特文件和 .ltx 文件，以生成比特流并對器件進行編程。

根據所使用的 Vivado 工具版本，您可能會看到如下錯誤。

如果看到以上錯誤消息，請在 Vivado Tcl Console 中運行以下命令。

set_param xicom.use_bitstream_version_check false

對器件重新進行編程。

成功完成目標器件編程后，應在硬件窗口中顯示 AXI 核“hw_axi_1”。

在工程目錄中如下所示位置下，您將找到 4 個 .tcl 文件。

“test_rd.tcl”文件可讀取 BRAM 中存儲的調試數據，并輸出 *.dat 文件，如下所示。其它 Tcl 文件可讀取這些 *.dat 文件，以分別繪制 LTSSM、PHY RST 狀態機和“接收器檢測 （Receiver Detect）”的圖形化視圖。

draw_ltssm.tcl、draw_reset.tcl 和 draw_rxdet.tcl 腳本將使用 ActiveTcl 來執行。

如果您嘗試在 Vivado Tcl Console 中執行這些腳本，那么 Vivado 工具將出錯并退出。

下圖顯示了通過“draw_ltssm.tcl”腳本生成的 LTSSM 圖示：

?綠色 - 采集窗口期間轉換的狀態

?橙色 - 最終狀態

?紅色箭頭 - 最終轉換狀態

?箭頭旁的數字 - 表示兩個狀態之間發生的轉換次數

上圖來自于某個有效的案例場景，其中鏈接訓練正確無誤并達成穩定的“L0”狀態。當鏈接訓練失敗時，“Detect”氣泡可能為橙色，表明 IP 無法檢測到接收器。同樣，您可能看到某一箭頭旁的數字較大，表明可能存在不穩定的鏈接。

下圖顯示了使用“draw_reset.tcl”腳本生成的 PHY RST 狀態機。

下圖顯示了使用“draw_rxdet.tcl”腳本生成的“Receiver Detect”狀態：

如上所示，綠色點表明對應通道內成功完成接收器檢測。GUI 還可提供有關協商的鏈接寬度的信息。

要采集 PCIe 鏈接眼圖，請在 IP 配置 GUI 的“Add. Debug Options”選項卡中選擇“啟用 In-System IBERT （Enable In-System IBERT）”選項。

與使用“JTAG Debugger”選項時相似，生成 IP 并打開示例設計。

確保在示例設計的“Design Sources”層級中可以看到“System IBERT”模塊。

生成比特流并用比特文件和 .ltx 文件進行編程。

請參閱 https://china.xilinx.com/support/answers/72471.html，

以獲取有關 IBERT 掃描必需配置的詳細信息。下圖顯示了通過“In-System IBERT”功能生成的眼圖。

以上掃描中的眼圖來自于正常運行的 PCIe 鏈接。在無效鏈接中，您可能會看到藍色區域極小，表明鏈接中可能存在信號完整性問題。
? ? ? ?責任編輯:pj