六自由度電磁敏感定位系統作為一種新型的跟蹤定位裝置，可實時地確定目標的六個參數,已在機載火控系統(頭盔瞄準具)、精密醫療器械、單兵作戰模擬訓練中獲得廣泛應用[1、2]。該跟蹤系統由正弦信號發射電路、敏感信號接收電路組成的硬件和從敏感接收數據中求解目標參數的算法程序兩部分組成，定位計算精度受制于上述兩部分的誤差。目前，在不考慮環境因素影響的情況下，算法誤差已達到小于1毫弧的水平，因此，硬件電路的誤差成為制約系統定位精度的主要因素。根據工作原理，該系統采取按時序依次激勵發射天線，從而根據敏感天線接收信號組成接收矩陣計算目標參數。然而，作為時序控制電路的模擬器件，存在無法避免的溫度漂移和時間漂移問題，從而大大影響了時序發射的精度，使系統定位計算的精度降低。為了解決該問題，本文利用CPLD數字控制技術對時序電路進行改進。CPLD(Complex Programmable Logic Device)是新一代的數字邏輯器件，具有速度快、集成度高、可靠性強、用戶可重復編程或動態重構其邏輯功能等特點。利用CPLD芯片和數字控制技術設計的時序電路，可將時序控制的精度提高到納秒級，并且工作穩定，不受溫度的影響，有利于系統定位精度的提高。

系統原理

六自由度電磁敏感系統的工作原理[2]如下：以發射天線的三個軸(x、y、z)為參考坐標系，接收天線相對于發射天線的位置參數由距離 、方位角 和仰角 表示，姿態參數由偏航角 、俯仰角 和橫滾角 表示，此六個參數即為需要計算的目標參數，即六自由度，參看圖1。系統由正弦信號發生器、時序控制電路、功率放大電路、三軸環天線、接收信號放大電路、檢波判相電路和數據采集與參數計算電路組成，參看圖2。

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系統工作時，發射電路以時分制激勵方式依次激勵發射天線的三路環形天線，每激勵一次，接收天線(共三路)均收到三個信號，在一個激勵周期內接收天線共收到九個信號，由此九個信號組成的接收矩陣可計算出所有的目標參數。

時序控制電路設計

由系統工作原理可知，發射信號需以時分制方式依次激勵三路發射天線，因此，時序控制的精確在提高系統跟蹤定位計算精度方面顯得十分重要。但由于原時序電路采用的電容等模擬元器件的有限精度以及模擬器件受溫度影響的結果，時序控制信號會發生漂移，精度較低，從而使接收矩陣元素的實際值與理論值發生較大大偏差，影響了系統的計算精度。要想提高系統定位計算的精度，必須提高系統時序控制的精度，基于此，本文根據CPLD數字控制技術，在MAX II系列芯片EPM570T100C5上設計了一種新型的數字時序控制電路，大大提高了系統時序控制的精度，從而提高了系統計算精度。電路組成如圖4所示。

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由32MHz高精度晶體振蕩器提供精確的時鐘信號。MAX II芯片EPM570T100C5產生精確的時序控制信號。EPM570是世界一流的低成本器件，適用于實現任何數字控制功能。該芯片采用非易失單芯片解決方案，可解決處理器I/O引腳不夠用等板級問題，管理上電排序，配置其它更復雜的器件，或者低成本實現不兼容接口(“膠合邏輯”)的轉換。具有低成本、零功耗、小封裝、瞬間啟動以及非易失性、系統內可編程能力(ISP)等優點。CD4053根據CPLD芯片提供的精確時序數字控制信號完成正弦信號的時分制激勵。

軟件設計

在CPLD開發的過程中，使用的是Altera公司提供的CPLD開發軟件QuartusⅡ，該軟件支持Altera公司的絕大部分器件。為了縮短設計周期和降低設計復雜度，QuartuslI包含了工作組計算、集成邏輯分析功能、EDA工具集成、多工程支持、增強重編譯和IP集成等功能。在設計過程中采用的是自頂到底的設計思想，頂層基于功能塊的設計，底層的具體功能通過VHDL語言編程實現。

頂層設計

自頂向底的設計過程是在軟件中先從系統級功能設計開始，然后分別設計并驗證系統中不同的功能塊。這種設計方法的好處是可以不斷地向設計中添加新的功能模塊，完善系統的功能。

在頂層中主要設計了三個功能模塊： 預分頻模塊、次分頻模塊、譯碼模塊。功能塊圖見圖5。系統上電工作時，首先由晶振為系統提供精確的基頻信號，通過預分頻模塊將原有基頻信號轉化為400Hz的時序信號，將400Hz的信號通過次分頻模塊進行二分頻和四分頻[6,7]，將分頻所得100Hz和200Hz的信號輸入譯碼器模塊[7]，通過譯碼產生時序間隔為2.5ms的精確時序控制信號。

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底層設計

系統功能驗證完成后，將抽象的頂層設計向低層設計細化，底層軟件設計是基于頂層軟件中三大功能模塊而設計的，模塊設計采用VHDL語言描述完成，通過編譯、綜合、仿真后生成底層設計文件，以供頂層設計調用。以fenpin模塊為例，部分程序如下：

architecture rt of fenpin is

signal temp :std_logic_vector(1 downto 0);

begin

process(clk,temp,en)

begin

if en=’1’ then

if rising_edge(clk) then

temp<=temp+’1’;

end if;

null;

end if;

end process;

clk2<=temp(0);

clk4<=temp(1);

end rt;

系統仿真和驗證

軟件設計完成后，通過Quartus II軟件指定芯片為EPM570T100C5，并根據電路原理圖進行引腳分配，設定CPLD的引腳功能，然后啟動編譯程序來編譯項目。編譯器將進行錯誤檢查、網表提取、邏輯綜合和器件適配，然后進行行為仿真、功能仿真和時序仿真，最后用下載電纜通過JTAG編程方式將文件下載到芯片中，從而生成硬件電路。

圖6為系統軟件仿真的結果，從圖中可以發現，生成的時序控制信號狀態穩定，精度為納秒級。

圖7為將程序下載到目標芯片，硬件工作時通過邏輯分析儀觀察到的系統實際工作狀態圖，可以發現系統實際工作狀態與理論設計思想相一致。圖中的三路時序控制信號精度較高、狀態穩定，無毛刺和漂移現象，為提高系統的穩定性和接收矩陣的精度奠定了基礎。