Emity shifill is

　　PORT(BCLK：IN STD_LOGIC;一輸入的BCLK位信號

　　CR ：IN STD_LOGIC;--輸入的使能信號

　　SHIFTIN：IN STD_LOGIC：--AD輸入的串行信號

　　RLEN：IN STD_LOGIC;--輸入的RLCLK使能，幀對準信號

　　TXTS：OUT STD_LOGIC;--8位的組信號輸出控制信號

　　sddddd：OUT STD_LOGIC_VECTOR (7DOWNTO 0); --8位并行信號輸出);

　　end shift11：

　　architecture Behavioral of shift11 is

　　SIGNAL TEMPDATE：STD_LOGIC_VEC—TOR(8 DOWNTO 0);

　　SIGNAL TEMPO11：STD_LOGIC_VECTOR(7DOWNTO 0)：=“00000000”;

　　SIGNAL Q：INTEGER RANGE 0 T0 7;

　　一并行信號計數8位產生一個脈沖;

　　SIGNAL Q4：INTEGER RANGE 0 TO 3;

　　--有用信號選擇，選擇32位中的24位;

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　　筆者用MaxPlus II對以上設計進行仿真后得到圖3所示的時序圖，完全滿足設計要求，從圖3可以看出串行輸入的數據(shiflin)變成并行的數據(shiftout) 輸出，在此過程中數據延時8個周期，每個txts的上升沿提取數據能保證數據的正確性。因為從數據的變動到txts的上升沿有400ns，大于FPGA的數據建立時間(25ns~50ns)，可以保證提取數據的正確性。

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