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　　1 引言

　　本文在0.35微米N阱工藝的基礎上，設計了單電源供電的全差分斬波運放電路，同時，為了減小殘余電壓的失調(diào)， 采用了T/H(跟蹤-保持)解調(diào)技術，該電路在斬波頻率150KHz工作時，輸入等效噪聲達到31.12nV/Hz。

　　在D類音頻放大器的運放電路設計中，信號的低諧波失真(Total Harmonic distortion)和噪聲對運放的設計形成挑戰(zhàn)。對于20～20KHz范圍的音頻信號而言，運放的失真主要是由電壓失調(diào)和低頻1/f噪聲引起的。而CMOS工藝相對較高的1/f噪聲和電壓失調(diào)，使得這一問題尤為嚴重。當要求電路的失調(diào)電壓低于1mV且輸入等效噪聲低于100nV/Hz時。普通的CMOS運放很難滿足需求。而常見的靜態(tài)失調(diào)消零技術，如trimming修調(diào)，雖然能很好地消除電壓失調(diào)的影響，但是卻不能降低1/f噪聲。解決這個問題的最好方法就是采用動態(tài)消零技術(dynamic offset—cancellation techniques)，如自動穩(wěn)零和斬波技術。自動穩(wěn)零技術(Auto zero tiechnique)是通過對低頻噪聲和失調(diào)進行采樣，然后在運算放大器的輸入或輸出端將它們從信號的瞬間值中減去，實現(xiàn)對失調(diào)和噪聲的降低。由于自動穩(wěn)零技術使用的是電容采樣的原理，因此在電路工作中極易將寬帶熱噪聲折疊到基帶頻率內(nèi)，并且運放的帶寬越寬，采樣電容上的噪聲也越多，通常高達70nV/Hz。斬波技術(Chopper Technique)是采用調(diào)制和解調(diào)原理，將低頻噪聲和失調(diào)搬移到高頻部分，使用低通濾波濾除，由于沒有熱噪聲的混疊，因此運放的噪聲電壓比自動穩(wěn)零技術的更低。但是斬波開關電荷注入和電荷饋通效應的影響，仍然可以產(chǎn)生100uV左右的殘余電壓失調(diào)(residual offset)。而且斬波開關的使用，器件的熱噪聲電平將會有所增加。

　　2 斬波運放的工作原理

　　斬波運放的原理如圖1所示，其中Vin是輸入音頻信號，被頻率為fch，幅度為1的斬波開關調(diào)制，根據(jù)奈奎斯特采樣原理，為了避免信輸入信號的混疊，fch必須遠大于2倍的信號帶寬。

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　　圖1 斬波運放的原理

　　經(jīng)過調(diào)制后，信號的被搬移到斬波方波的奇次諧波頻率上。此信號被增益為Av的運算放大器放大，同時運放的輸入噪聲和輸入失調(diào)電壓也被運放放大，運放的輸出經(jīng)過幅度為1，頻率為fch的斬波開關調(diào)制后，輸出信號為：

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　　從式(1)可以看出，經(jīng)過第2次斬波后，輸入音頻信號被解調(diào)到低頻段，而運放的電壓失調(diào)和低頻噪聲只經(jīng)過一次調(diào)制后被搬移到斬波方波的高頻奇次諧波上，通過低通濾波后，輸出信號中的高頻分量被濾除，低頻分量還原為音頻信號，從而實現(xiàn)了對音頻信號的精確放大。

　　對輸出信號進行傅立葉分析，得到運放的最終輸入噪聲譜密度(PSD)為：

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　　其中系數(shù)K與工藝的噪聲參數(shù)有關。

　　3 運放電路的設計

　　本文設計的斬渡放大器為CMOS全差分電路結(jié)構(gòu)。由斬波開關、主運放電路、輸出級和共模反饋電路四部分組成。電路的工作電壓范圍2.5V～5.5V。斬波運算放大器的電路結(jié)構(gòu)如圖2所示。

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　　圖2 斬波運放的電路結(jié)構(gòu)

　　輸入斬波開關完成對音頻信號的調(diào)制作用，斬波開關在時鐘上沿和下沿都會引入殘余電壓失調(diào)，圖3為零輸入時殘余失調(diào)電壓的波形。

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　　圖3(a)殘余失調(diào)電壓(b)斬波信號

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　　圖4T/H解調(diào)及控制時序

　　通過對CMOS開關特性分析可以得出等效輸入殘余失調(diào)電壓為Vos,rmts=2Vspiketfch，其中t是MOS開關的時間常數(shù)，從此式可以看出消除殘余電壓失調(diào)有三種方法：

　　1.降低斬波頻率：

　　2.減小輸入電阻;

　　3.減小斬波開關的電荷注入效應。

　　由于MOS管1/f噪聲的拐角頻率一般都在幾十KHz以上，減小斬波頻率不能很好地對1/f噪聲進行調(diào)制，而輸入電阻只與信號源內(nèi)阻有關，在設計中很難將輸入電阻降低，因此只能考慮減小開關的電荷注入效應。為此輸入斬波開關采用互補時鐘結(jié)構(gòu)，在尺寸上使用最小線寬，一方面能夠減小傳輸?shù)膶娮瑁峁┹^大的電壓擺幅;另一方面減小了電荷注入和饋通的影響，降低了殘余電壓失調(diào)。考慮到PMOS管比NMOS管的1/f噪聲特性好，所以輸入管MP1和MP2采用大面積的PMOS管，既能減小因器件的失配引起的電壓失調(diào)，又可以降低晶體管1/f噪聲的拐角頻率，改善運放的噪聲特性。

　　為了更小地降低殘余電壓失調(diào)，fold—cascode運放的輸出采用T/H解調(diào)技術，電路結(jié)構(gòu)和時序如圖4。該電路的工作原理：在跟蹤信號時K1~K4閉合，K5~K8斷開，輸出信號保持在電容C1和C2上，當電路輸出時，K1~K4斷開，K5~K8閉合，C1和C2的電壓值加載到負載電容C3上求和。由于C2上的電壓疊加到負載電容時經(jīng)過了反向，因此放大器的殘余電壓失調(diào)能夠有效地抵消。由于解調(diào)器采用高阻結(jié)點斬波。因此可以使用較小面積的NMOS管開關，減小對輸出極點的影響。

　　主運放采用全差分折疊式cascode結(jié)構(gòu)，在Class-D的結(jié)構(gòu)中，由于輸出功率MOSFET大電流的頻繁開啟，產(chǎn)生的電磁干擾(EMI)會在電源上形成很強的紋波，在實際應用中發(fā)現(xiàn)當芯片工作在5V的電源電壓下，EMI引起的電源波動能達到±2V，全差分結(jié)構(gòu)既可以提高運放的電源抑制比和共模抑制比，減弱電源噪聲和共模噪聲的影響，而且避免了鏡像極點，因而對于更大的帶寬仍能表現(xiàn)出穩(wěn)定的特性。

　　為了提供更高的增益和電壓輸出擺幅，在fold-cascode后加入共源運放輸出級。采用二級運放后.對運放的頻率穩(wěn)定性進行分析。暫時不考慮斬波開關的影響，可以推斷該電路至少有三個LHP極點，它們分別是miller補償電容引入的主極點Wp1，輸出濾波電容產(chǎn)生的輸出極點Wpout。為第一非主極點，以及folded-cascode(MN1的漏端、MN3的源端)引入的非極點Wp3，三者之間的關系為Wp1

　　共模反饋電路由MN7～MN10、MP10-MP12構(gòu)成，輸入一端接VDD/2的基準電壓，另一端接主運放的共模輸出，共模檢測電路由電阻和電容構(gòu)成.經(jīng)過誤差放大后調(diào)控主運放的偏置電流。

　　4 仿真結(jié)果及版圖設計

　　在SMIC O.35微米N阱工藝下.利用cadence spectre工具對本文所設計的電路進行了仿真分析。其中，各器件的工藝參數(shù)為典型情況，電源電壓5V，輸入信號為幅度10uV，頻率為1KHz的標準正弦波，斬波頻率fch=150K，仿真波形如圖5和圖6所示。

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　　圖5 運放的幅頻~相頻特性曲線

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　　圖6 斬波輸出波形

　　從圖5可以看出，在典型情況下，該運放的主極點在10HZ以內(nèi)，相位裕度75度左右.能充分保證運放在各個comer條件下的穩(wěn)定性。從輸fn波形來看，斬波引起的殘余電壓尖峰也有了明顯的改善。表1為運放的開環(huán)仿真結(jié)果。

　　表1運放開環(huán)仿真結(jié)果

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　　該電路的版圖采用SMIC 0.35um工藝規(guī)則設計并對版圖進行優(yōu)化，襯底接地采用全封閉的double gardring，有效降低了襯底的耦合噪聲，差分對采用啞柵共質(zhì)心匹配降低輸入電壓失調(diào)。另外，為了減小外圍電路對運放的干擾，將后后級的濾波電容分散在運放電路的周圍，優(yōu)化后的版圖面積為0.24mmx0.34mm，概貌如圖7。

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　　圖7 版圖布局

　　5 結(jié)論

　　D類音頻功放的1/f噪聲和電壓失調(diào)對信號的失真和噪聲性能產(chǎn)生直接的影響，特別是在輸入信號為零時的背景噪聲最為明顯，通過采用全差分斬波運放電路和T/H解調(diào)技術，有效地降低了系統(tǒng)的低頻噪聲和電壓火調(diào)。流片后的對芯片的測試表明，該電路使Class-D的噪聲性能有了很大的改善。

　　本文作者創(chuàng)新點：采用全差分斬波運放電路和T/H解調(diào)技術，有效地降低了D類音頻系統(tǒng)的低頻噪聲和電壓失調(diào)。