短波信道模擬器中數字下變頻的設計

引言

　　短波通信信道具有時變和色散的特性，并且容易受到噪聲干擾，所以模擬其傳輸特性，具有很高的實用價值。短波信道模擬器借助先進的仿真技術手段實現在實驗室環境下進行通信試驗，因其具有有效性、經濟性、安全性和直觀性等特點，在通信試驗中可廣泛使用。傳統的短波信道模擬器大部分停留在話音帶寬上，其主要不足是功耗過高、體積龐大、可控性不高及實時性不好。模數轉換器( A/ D)器件和數字信號處理理論的飛速發展，為研制寬帶短波信道模擬器奠定了堅實的基礎，但由于現有的數字信號處理器( DSP) 處理速度有限，往往難以對高速率A/ D 采樣得到的數字信號直接進行實時處理，為了解決這一矛盾，需要采用數字下變頻( DDC) 技術。所以數字下變頻技術在寬帶短波信道模擬器的數字化和軟件化過程中起到了重要的作用。FPGA 具有較高的處理速度和很強的穩定性，而且設計靈活、易于修改和維護，同時可以根據不同的系統要求，采用不同的結構來完成相應的功能，大大提高系統的適用性及可擴展性。因此，FPGA 逐漸成為實現DDC 的首選。

　　1 寬帶短波信道模擬器設計

　　寬帶短波信道模擬器的輸入為短波調制信號( 3~ 30 MHz) ，首先經過高速A/ D 直接進行采樣，將模擬的調制信號轉換為數字信號，然后再通過數字下變頻技術分離出I、Q 兩路數字基帶信號，以便于后續的數字信號處理。信號處理中通過顯示控制設備對信道參數進行設置和輸出。最后處理好的信號再經過D/ A 轉換后，通過低通濾波器、放大器和程控衰減等設備輸出最終所需的模擬信號。這樣就大大降低了ADC 和DSP 器件性能的要求，減輕了數字信號處理的負擔，便于實現并有效降低成本。寬帶短波信道模擬器的體系結構如圖1 所示。

圖1 寬帶短波信道模擬器的體系結構圖

　　寬帶短波信道模擬器通過數字下變頻降低采樣數據率，減輕后續信號處理的壓力。數字下變頻在模擬器中起到前端ADC 和后端DSP 器件之間的橋梁作用。在數字下變頻部分中可以方便地對接收信號頻段和濾波器特性等進行編程控制，極大地提高了寬帶短波信道模擬器的性能和靈活性，對于系統的升級或是兼容，都非常方便。

　　2 基于FPGA 的數字下變頻實現方案

　　寬帶短波調制信號的輸入頻率為3~ 30 MHz,根據帶通采樣理論，在工程實現上，信號采樣速率一般為模擬信號帶寬的2. 5 倍左右，考慮到在器件滿足要求的前提下可以盡量提高采樣頻率，選用了64 MHz 作為ADC 的采樣頻率。經過數字下變頻的32 倍變頻，最終輸出到DSP 的信號帶寬為2 MHz。

　　該文中的DDC 實現不采用Altera 公司所提供的IP核，這樣可以降低成本，減少對國外技術依賴。

　　FPGA 器件采用cyclone III 器件，它是Altera 公司新一代采用SRAM 工藝低成本的FPGA，該系列器件的特點是低成本、低功耗和高性能。具有嵌入式乘法器，實現專門的乘法和乘加運算，還可實現有限脈沖響應( FIR) 濾波器; 最多有20 個全局時鐘，支持動態時鐘管理以降低用戶模式時的功耗; 并且有4個鎖相環( PLL) 。根據該設計的數據處理要求，估算處理所需的資源，以及引腳封裝有利于制板的原則，選用EP3C40Q240C8N 型FPGA，并在開發工具Quartus II 上對信號發生器的設計、綜合及仿真。

　　2. 1 數控振蕩器設計

　　NCO 是決定DDC 性能的主要因素之一。NCO的目標是產生頻率可變的正交正、余弦樣本信號。

　　NCO 采用直接數字合成( DDS) 的方法實現，目前常見的技術有查表法和CORDIC 計算法，在軟件無線電超高速的信號采樣頻率的情況下，NCO 實時的計算方法是很難實現的。此時，NCO 產生的正弦樣本最有效和最簡單的方法就是查表法，即事先根據各個NCO 正弦波相位計算好相位的正弦值，并按相位角度作為地址存儲該相位的正弦值數據，其原理圖如圖2 所示。

圖2 基于查表法的NCO 原理圖

　　圖2 中，32 位累加器由一個32 位的加法器和一個32 位寄存器組成，在時鐘的作用下，加法器通過寄存器將輸出數據送入到加法器的一個輸入端,與32 位的頻率控制字進行相加運算，得到一個有規律的相位累加結果。查找表實際上是一個存儲了正弦信號抽樣點幅度編碼的只讀存儲器ROM，但ROM表的大小會隨地址位數的增加成指數遞增關系，因此，為了不減少查找表的地址位數而滿足信號性能,必須采用優化方法來減小ROM 表的大小。根據正弦波的對稱特性，只需存儲四分之一周期的幅值，再通過相應的轉換即可恢復出整個周期的幅值。同時，由于余弦波和正弦波相位差為??/ 2，可以很容易地實現余弦信號。

　　完成DDC 的NCO 模塊設計后，將需要下變頻的輸入信號與NCO 產生的2 路正交本振信號進行相乘，完成數字混頻正交變換，即完成頻譜搬移。

　　2. 2 CIC 濾波器設計

　　CIC 積分梳狀濾波器是實現高速抽取非常有效的單元。CIC 濾波器的單位沖激響應為：

從式( 2) 可以看出CIC 濾波器由2 部分組成，即積分器和梳狀器級聯組成，其實現非常簡單，只有加減運算，沒有乘法運算，FPGA 實現時可達到很高的處理速率。但是，單級CIC 濾波器的旁瓣電平只比主瓣低13. 46 dB，這就意味著阻帶衰減很差，一般是難以滿足實用要求的。為了降低旁瓣電平，可以采取多級CIC 濾波器級聯的辦法解決。

　　N 級CIC 濾波器級聯的帶內容差是單級CIC 濾波器帶內容差的N 倍，這意味著多級CIC 濾波器級聯增大阻帶衰減的同時也增大了帶內容差。所以,CIC 濾波器的級聯數是有限的不宜超過5 級。

　　該設計中，CIC 濾波器需要完成16 倍的抽取,采用5 級級聯來實現，輸入和輸出部分的位寬均為12 bit，在MATLAB 仿真的結果如圖3 所示。

圖3 CIC 濾波器幅度特性