LVDS低電壓差動信號技術是應用于數據通訊、電信、ISP及儲存產品上多點通訊的革命性高效能基架。在許多案例中，它擴充了四倍的頻寬，并且消耗低功率，簡化終端的復雜度。本文提供了總線LVDS基架設計上的秘訣及實務設計指南，并輔以設計計算、仿真及實際硬件量測來強化上述的概念。

總線 LVDS 簡介

總線低電壓差動訊號傳輸 (BLVDS) 芯片是美國國家半導體在低電壓差動訊號傳輸 (LVDS) 技術的基礎上進一步開發出來的全新系列總線接口電路。這系列接口芯片最適用于多點傳輸電纜及基架應用方案。BLVDS 技術與標準的 LVDS 技術不同，前者可提供更高的驅動電流，因此可支持多點傳輸應用方案所必需的兩個終端裝置，而且其頻率爭奪保護功能及平衡輸出阻抗的效能也獲得加強。目前市場上已有收發器、轉發器、串聯器、解串器及時脈緩沖器等的供應。

BLVDS 芯片的低電壓差動訊號只有約 300 mV 的電壓振幅，而且轉變時間較快，令驅動器可以支持低速的應用方案 (低至只有幾兆赫或甚至直流電) 以至 400 Mbp-s 以上的高速應用方案。此外，其低電壓振幅可將功率消耗及噪聲減至最低，而差動數據傳輸設計則可支持 +/- 1 伏 (V) 的共模電壓范圍，容許芯片插入正在帶電作業的總線。

一向以來，業界只致力提高標準邏輯單端驅動器 (244 類型) 的驅動電流，以解決總線驅動的問題。雖然這個方法可提供標準的邏輯振幅及更高的驅動電流，但只能將速度提高至 10 至 20 MHz 之間，而且無法超越這個速度上限。由于單單提高驅動電流并不足以將速度進一步提高，因此便需要其它方面的改善加以配合。一直以來，每當我們提高驅動電流，訊號振幅便會縮小，于是便有基架收發器邏輯 (BTL) 電路的出現，這種邏輯電路可以支持 80 mA 的接收點 (sink) 及 1 伏的訊號振幅。這個設計可以輕易驅動負載較大的基架，令傳輸速度可高達 50 至 66 MHz。但 BTL 像一般的TTL 一樣，仍采用單端的設計，而且只有約 400 mV 的噪聲容限。低振幅的單端設計無法突破 100 MHz 的速度限制，因為噪聲容限已處于可以接受的最低水平。

由于 BLVDS 可將訊號振幅減至比 TTL 更低的水平，同時也可將驅動電流減低至 10 mA，因此可以無需大量電流。BLVDS 采用類似 LVDS 但可支持多點傳輸應用方案的差動數據傳輸設計，因此其噪聲容限比其它低振幅單端技術高一倍，不但確保 300 mV 的訊號振幅能在數百 Mbps 的速率下進行作業，而且又可提供雙倍的噪聲容限以及減低噪聲。由于 BLVDS 的接收器擁有共模排斥功能，因此也容許芯片插入正在帶電作業的總線。

圖 1：BLVDS 訊號
總線配置

BLVDS 芯片適用于點對點應用方案、多站式 (multi-drop) 數據分布應用方案或舊式的多點傳輸共享總線應用方案，可支持數據總線、訊號控制或時鐘分布。圖 2 顯示點對點、多站式以及多點傳輸總線的配置。多站式傳送是多點傳送的其中一個特別情況。多站式傳送應用方案采用一個供電來源驅動多個接收器。若驅動器設于總線的起點，便只需在另一端裝設終端裝置。由于多點傳輸的設計可以容許供電來源設于總線上的任何位置，因此總線的兩端均需要裝設終端裝置。每當同一訊息需要傳送到多個地方，多站式及多點傳輸的配置便派上用場。若以互連密度作標準衡量，這種總線配置也可說極有效率。我們若設計通訊速度在 500 Mbps 以上的應用方案，便應考慮采用點對點鏈接，因為其中的線路互連可確保訊號質素。

圖 2：一般的總線配置：(A) 點對點，(B) 多站式，(C) 多點傳輸

差動基架設計的 13 項秘訣

以下介紹采用 LVDS 技術的差動基架，并分別就 13 個不同的基架設計問題討論各種有關的建議、別出心裁的解決辦法、設計原則或有關技術的最新發展趨勢，以確保這種 LVDS 差動基架可以發揮最高的效能。設計秘訣均以斜體排印。

秘訣 1：邊緣速率

我們曾利用多點傳輸基架模型進行 TDR 仿真測試，并分析多點基架的邊緣速率。整個分析均采用 NESA 專有的 “被動式訊號完整性” (Passive Signal Integrity) 差動 TDR/TDT 模擬工具。

我們首先將差動式 TDR 激發訊號輸入設有 11 個插槽的基架仿真模型的第 8 插槽內，然后分別以 0.3、0.5 及 1.0 毫微秒 (ns) 的 TDR 上升時間進行模擬，以取得不同的 TDR 模擬結果。模擬時也分別采用 0.5 吋、1.0 吋及 1.5 吋等不同的線頭長度，以便可以提供多個不同的重要參數以供參考。以下圖 3 顯示有關負載及邊緣速率的表現。留意圖中的曲線在接近 28 ? 的水平穩定下來，其效果相等于將兩個 56 ? 終端電阻以平行方式連接一起。邊緣速率越快，曲線的振幅便越大。雖然高速傳輸需要較快邊緣速率的支持，但這樣會令線路出現嚴重的傳輸問題，不過有關問題可以稍后解決。

圖 3：分別以 0.3、0.5 和 1 ns TDR 上升時間配對 0.5 吋線頭進行的差動 TDR 模擬

TDR 模擬的結果顯示多點傳輸基架的不連續性結構。差動阻抗的起點是 100 ?。這是啟動點上的 0.5 吋線頭的差動阻抗。第一個低點的出現是由電路分裂及連接器負載所造成。反彈高點出現在基架的第一條蝕刻線路，長度約相等于插槽間距。由于線頭及連接器以這一點為連接基架蝕刻線路的接點，因此最接近的一對插槽便造成第二個低點。由于反射性不連續性、銅導線及電介質損耗等問題，TDR 激發訊號沿著基架向前傳送時速度會減慢。測試顯示出來的阻抗計有基架蝕刻線路、連接器、線頭及芯片等的凈負載阻抗。最后的平均數值約為 28 ?，這是將以上有負載基架的一半數值以平行方式加在一起而得出來的。

計算傳輸線路數字時，轉變時間 (上升或下降) 是最重要參數，這點我們必須明白。300 ps 以上的邊緣速率已不適用于多站式或多點傳輸應用方案。

秘訣 2：線頭長度

我們也曾利用 NESA 的 TDR 及 TDT “被動式訊號完整性” 仿真方法分析線頭長度的影響。圖 4 及 5 顯示分別采用 0.5 吋、1 吋及 1.5 吋等線頭進行的差動 TDR 及 TDT 模擬測試。TDR 激發訊號的上升時間是固定的，而且只有 0.3 ns。

一如以上所述，TDR 的模擬結果顯示阻抗的變化，而 TDT 的模擬結果則顯示過大的波動。線頭越長，阻抗不連續性便越大。阻抗不連續性越大，振幅也越大。

圖 4：分別采用 0.5 吋、1 吋及 1.5 吋等線頭長度配對 300 ps 上升時間而進行的差動 TDR 模擬測試

TDR/TDT 模擬測試均顯示子卡的線頭長度應越短越好，建議長度不應超過 1.5 吋。線頭越短，效能便越高，這個定律適用于所有基架。

縮短線頭長度，以便減少傳輸線路問題的出現。

秘訣 3：接口組件的擺放位置

根據上述的 TDR 仿真測試及 TDR/TDT 仿真測試所顯示，線頭太長會產生線路傳輸的問題，為了減少傳輸問題的出現，接口芯片的位置擺放應該是首要考慮的問題，以確保線頭能縮至最短。這個建議實行起來非常簡單，若切實執行，將有助減少許多傳輸線路問題的出現。

將收發器 (多點傳輸) 及接收器 (多站式傳輸) 盡量放置在靠近連接器的位置，并使用印刷電路板的底面兩面，以便將線頭縮至最短。

秘訣 4：差動阻抗

我們采用 NESA 的 Method-of-Moments 二維現場解方程式例程 (field solver) 以確定差動阻抗的三維參數。理想的結構正是寬邊耦合 (broadside-coupled) 差動傳輸導線所采用的結構，請參看圖 6。

BLVDS 的規定是針對每一對 100? 差動阻抗而設計。若采用以下所建議的體積參數，便可實現這個阻抗。按照 Method-of-Moments 的方法計算，若采用寬 7 mils、厚 1 oz、而電介質厚度 H1、H2 及 H3 分別為 12 mils 并采用 FR4 物料的銅線電路，差動阻抗便可達到 100?。只要將每一對電路的分隔空間保持在 20 mils 以上，便可在每一對電路之間提供極低的差動及共模耦合。這種電路結構的優點是確保電路可以在連接器的范圍內保持緊密耦合。

采用緊密耦合的電路可確保外來的噪聲以共模形式出現，以便接收器可以將之排斥。此外，緊密耦合電路也可減低幅射數量。

基架的實際阻抗隨著基架的負載大小而改變。為了確定實際的阻抗，我們采用 NESA 專有的 “被動式訊號原整性” 差動 TDR 模擬測試分析設有 20 條插槽的基架。我們首先將差動 TDR 激發訊號輸入基架的一端，其 TDR 上升時間設定為 300ps，而 TDR 差動內在阻抗則設定為 100?。

我們根據以下四個不同負載情況，進行了不同的 TDR 模擬分析，以確定基架的實際阻抗：
1) 100? 原始差動阻抗的印刷電路板基架蝕刻電路；
2) 基架的一面裝滿了 2mm 連接器；
3) 所有 20 個插槽均插滿了邏輯電路卡，線頭均為 1 吋 (并無芯片)；
4) 每一張插卡的每一線頭末端均加設了 DS92LV090A 收發器。

?7 顯示負載一如所料可減少基架阻抗。若基架已加載半數 2mm 的連接器 (只限于接腳)，其基架實際阻抗會減少至約 78?。線頭為 1 吋的滿載基架只有約 55? 的實際阻抗。加載了裝置 (DS92LV090A) 之后，基架阻抗減至約 53?。

阻抗軌跡上所見的波動是由于連接器及線頭負載出現阻抗不連續性的反射(discontinuity reflection)。接近 TDR 驅動點的上升時間較為明顯，足以使我們清楚區分蝕刻電路 (阻抗較高) 與連接器線頭 (阻抗較低)。當 TDR 階梯函數曲線往基架下方移動，上升時間漸漸失去其清晰度，令我們較難區分波形的已加載及未加載部分，而有關數字更融入所量度的平均阻抗之中。

由于互相緊貼的插卡產生分布式電容負載，因此基架的實際阻抗 (負載阻抗) 會較低。此外，數據傳輸速度 (基架下方的每一單位延誤) 也會受基架的負載影響。包括連接器、線頭及設備電容器等負載在內的滿載基架比未滿載基架慢約 50%。

秘訣六：總線終端裝置

對于 BLVDS 來說，一般的多點傳輸 (multi-point) 應用方案只需要在總線兩端的線路之間加設一個電阻。但多站式 (multi-drop) 的應用方案便需要一至兩個電阻，視乎驅動器的位置而定。電阻值應相等于線路的實際負載差動阻抗。我們寧可高估電阻值，即使出現輕微的正反射也無需擔心，總比電阻值太低，令接收的訊號電壓減弱為好。電阻值的大小隨著不同的應用方案而不同，視乎線路阻抗 (無負載)、插卡之間的距離、以及加設插卡所產生的電容負載而定。在一般的應用情況下，這個電阻值會介于 50 至 100? 之間。若加了兩個電阻作為終端裝置，驅動器會把這兩個電阻視為平行連接，令負載介于 25 至 50? 之間。正因如此，美國國家半導體的 BLVDS 芯片所提供的驅動電流是標準 LVDS 驅動器的三倍。以 10mA 的驅動電流計，采用 BLVDS 芯片便可驅動 50? 以下的阻抗，而且可以達到采用 LVDS 芯片搭配 3mA 驅動器驅動 100? 負載時所能達到的水平。基架上的負載若互相過于緊貼，在一般情況下均會將基架阻抗減至 50? 以下。

圖 8：負載不足、相同負載及超額負載等三種終端裝置的波形
圖 8 分別顯示三個終端接收器輸入的差動波形。有負載基架的實際阻抗是 56?，所顯示的波形分別來自相同負載的終端裝置 (56?)、雙倍負載的終端裝置 (112?) 以及半載的終端裝置 (28?)。以噪聲容限作為標準衡量，相同負載及超額負載的終端裝置具有最大的噪聲容限。上述模擬采用滿載的 18 插槽多點傳輸基架進行。驅動器裝設于第 18 插槽。圖中顯示的是第 1 插槽接收器輸入的波形。

秘訣 7：線頭終端

若每一訊號傳輸線路都在靠近連接器接腳的位置裝設一個 15? 至 30? 的串行電阻，便可為邊緣速率進行濾波。邊緣速率若能減慢，便可大幅減低長線頭及高邊緣速率可能引起的差動振幅。

若在接收器輸入位置加設一個交流電終端裝置，也可達到這個效果，令線頭上的傳輸線路問題可大致上獲得解決。圖 10 顯示根據不同串行電阻值模擬接收器輸入波形的模擬結果。這些設計只適用于多站式應用方案。你若采用多站式應用方案而須面對高邊緣速率及長線頭的問題，你可以考慮采用線頭終端，以便徹底解決傳輸線路的問題。

秘訣 8：連接器及順序排列

選用哪一種連接器需視乎所用的應用方案而定，須考慮的因素包括所需的訊號接腳數目、機械裝置、電子裝置的表現、以及外型大小等問題。一般來說，短列比長列好。此外，對于大部分連接器來說，差動配對的數據路徑應設于同一列之內，而非在列與列之間，以確保各路徑均有同一長度。應由 LVDS 接腳將較遠接腳上的 CMOS 訊號傳送，以便隔離 CMOS 振幅的 dv/dt。圖 11 顯示上述建議的方法。

應采用特別的連接器或區段連接電源供應及接地。這些接腳應該長短不一，并且互相交替，以確保按照正確的序列排列。我們建議應由接地開始，然后電源、輸入/輸出等依次插入。拆除時，只需按照相反次序拆除便可。

秘訣 9：安全偏壓
安全性是采用多驅動器應用方案經常遇到的問題。若所有驅動器已關閉而又需要繼續正常作業，便需要設有安全偏壓。雖然 RX 電阻器設有最低的內部安全偏壓，但可能需要加強方可采用。例如，若有關應用方案的連接器接腳出現 CMOS 軌對軌訊號擺動，便需要加強內部偏壓。若出現這個情況，也應在終端裝置位加設上拉或下拉電阻，一如圖 12 所示。一般來說，電阻值會介于 6K? 至 12K? 之間。當所有驅動器已關閉之后，輕微的正偏壓有助調節線路。這些電阻器的電阻值不宜減得太多，因為這樣會減低 (load down) 驅動器的負載，減少訊號振幅。

圖 12：基架終端裝置與安全偏壓

選擇安全電阻值時須留意以下事項：選用的電阻必須比終端電阻大一至兩倍，以免驅動器過量負載以及出現波形失真。安全偏壓的中點應接近驅動器的偏移電壓 (+1.25V)，以免總線處于主動與三態 (TRI-STATE) (即被動) 情況之間時出現較大的共模偏移。上拉及下拉電阻應同時裝設于總線的兩端，以便可以作出最快的反應。最后需要注意的一點是這些訊號的質素會比主動驅動方式 (開啟/開啟) 差。

秘訣 10：平衡與不平衡雙絞線的比較

若差動電路不能取得平衡，便會產生共模噪聲。圖 13 所示的模擬結果顯示雙絞線處于不平衡的狀態。雙絞線的其中一條導線長 14.4 吋，而另一條則長 16.2 吋，由此產生的共模噪聲可能會在系統內產生電磁干擾。

為了減少不必要的共模噪聲，差動雙絞線內的兩條導線應該長短相若，亦即盡量令導線的長短保持一致。

圖 13：采用不平衡雙絞線所產生的接收器輸入共模噪聲
秘訣11：帶電插入支援

部分應用方案的系統停機時間不能太長。對于這些應用方案來說，將插卡插入正在帶電作業的總線是有其實際上的需要。只要采用冗余邏輯電路卡及互連 (系統) 或可以容錯的系統，便可支持帶電插接。BLVDS 技術可以令數據傳輸系統性能更可靠、容錯能力更高，容許插卡插入正在帶電作業的總線。對于某些應用方案來說，這是一個優點，因為系統可以完全無需增加額外路徑，有助減低系統成本。

BLVDS 技術利用差動訊號傳輸方式，透過其固有的共模抑制功能，為數據提供保護。當插卡插入正在帶電作業的總線時，線路便增加一個電容負載。傳輸的訊號必定會增加這個負載電容的負荷。當電容的電荷增加，訊號電平便會下降。由于數據以差動方式傳輸 (A-B)，因此會產生共模電壓調變，不會影響數據。接收器不會接納共模電壓，而 GTL 或 BTL 則采用低振幅的單端傳輸方式，因此共模電壓調變是這類傳輸方式需要面對的大問題。對于 GTL 或 BTL 來說，電壓若下降至臨界水平，會破壞數據的完整性，因此壓降的時間應足夠長，令接收器可以作出反應。

進行的測試包括將插卡插入正在帶電作業的基架，以及利用 MB100 BERT 系統監測錯誤。有關測試均在設有 18 條插槽的基架上進行，而測試進行時 TX 插在第 11 插槽內，而 BERT 測試機的監測用 RX 則放于第 12 插槽。插卡則插入第 1、10、13、及 18 插槽內。帶電插接期間，并無錯誤檢測出來。

我們利用單觸發捕捉器 (single-trigger capture) 及單端探針將靜態信道帶電插入故障事件捕捉在示波器上 (100mV/div 的第 1 條電路)。差動探針 (100mV/div 的第 2 條電路) 則負責監視靜態信道。圖 14 顯示差動噪聲容限仍能維持，而有關事件只是一次共模調變。

圖 14：帶電插入示波器所顯示的波形

為了確保帶電插入取得最好的效果，線頭負載必須保持平衡，而且兩條導線一旦與作業中的總線接上，必須產生相同的電容負載。

秘訣 12：訊號品質

測試時我們必須檢查距離驅動器最遠的接收器，以確保訊號的品質。量度目視圖形時必須使用 PRBS 圖，以確定符號相互干擾 (ISI) 所造成的影響。驅動器的邊緣速率在這個位置減速時減得最慢，而此時目視圖形會關閉。不同應用方案需要不同的訊號質素，但眼孔開得越大越好。我們必須查看最遠的接收器位置，以確保訊號質素符合指定數據傳輸率的規定，同時也必須利用目視圖形檢查符號相互干擾以及最后的顫動波幅。

圖 15：DS92LV090A，18 插槽，滿載，TX@1，RX @ 18 輸入接腳，200 Mbps，PRBS15，差動探針 P6247，HP5472OD 示波器，200mV/div, 1ns/div。

建議 13：訊號品質 (要點重溫)

最接近有源驅動器的接收器位置也應再次檢查。這個位置的邊緣速率最快，線路的傳輸效果會最差。由于位置的關系，檢查這些訊號比較困難，但仍值得作這樣的嘗試。若要確保量度準確，必須緊記采用高頻寬、低電容的差動探針。
越靠近驅動器，線路傳輸效果便越差，因為這里的訊號邊緣速率最快。

總結

BLVDS 技術的出現帶我們進入高效能多點傳輸基架的年代。多點傳輸配置確保所有插卡可以在最少互連的情況下互相通訊，因此是一種效率非常高的總線。但這個優點也有其局限。主要線路所余下的線頭會影響傳輸線路的訊號品質。此外，這是一種雙向的通訊方式，但只需半雙工的支持。

對于多點傳輸基架來說，BLVDS 技術遠較上一代的技術優越。數據傳輸率可以高達 100 至 400 Mbps 以上，比采用 BTL 或 GTL+ 的應用方案快四倍，更比 TTL 驅動器應用方案快 10 倍，不可謂不驚人。由于采用了低電流的導引驅動器、CMOS 技術、以及通用的低電壓供電導軌，因此功率消耗可大幅減少。終端裝置必須裝設，以便提供入射波交換及提高數據傳輸率，以免產生反射，以及將整條輸出電流路徑連成一圈。在一般情況下均無需特別的終端裝置電壓導軌 (BTL 只需 2.1V，而 GTL+ 則只需 1.5V)。這個優點可大幅精簡終端裝置的設計，使總線的兩端只需加設一個被動式表面貼著電阻。以前采用單端總線時往往需要兩個專用插槽供有源終端裝置使用?，F在采用 BLVDS 的應用方案甚至可以騰出這兩個專用的插槽。帶電插接也可獲得支持，因為帶電插接事件會在總線上產生接收器排斥的共模調變。

簡言之，BLVDS 技術可確保主流多點傳輸基架應用方案如數據通訊、電訊、因特網服務供貨商以及儲存應用方案等能夠發揮遠比以前為高的效能。