本文使用DDR SDRAM作為存儲單元，在不改變系統時鐘的情況下，利用時鐘雙沿傳輸數據，將同頻率芯片的傳輸帶寬在SDRAM基礎上提高了一倍，很好地滿足了高帶寬緩存的需要。

　　1 DDR存儲器簡介

　　DDR存儲器即雙數據率同步動態隨機訪問存儲器，它和早期的單數據率同步動態隨機訪問存儲器一樣，內部存儲單元采用電容充電來保存數據，因此必須不斷地對電容充電以保持數據，這就是所謂的“刷新”。SDRAM的數據總線在每個時鐘的上升沿存取數據，而DDR SDRAM則在每個時鐘的上升沿和下降沿都存取數據，這樣在數據總線寬度和時鐘頻率不變的條件下數據總線帶寬得到了一倍的提升。

　　2 系統設計

　　設計采用Xilinx公司的Sptan3a-dsp 1800a作為主控制器，使用Micron公司的MT64V32X16芯片作為存儲介質，最大存儲容量為512M。本系統的邏輯部分由仲裁模塊、輸入緩存模塊、調度判決模塊、地址轉換模塊和DDR接口控制模塊等部分組成，結構框圖如圖1所示。

　　核心控制器中的仲裁模塊產生相應的控制命令。完成上電后的初始化復位，并在系統運行過程中，針對工作優先級，發出刷新指令、寫操作指令和讀操作指令;DDR接口控制模塊根據DDR芯片操作的基本時序，實現核心控制器指令的針對物理芯片的信息傳輸;南于DDR芯片具有不可實時操作特性，必須使用內部輸入緩存RAM進行基本的實時數據緩沖;而地址轉換模塊、調度判決模塊則和內部輸入緩存RAM配合，完成對DDR芯片內部存儲空間的映射工作。

　　3 DDR核心控制器設計

　　DDR存儲器是一種指令相對復雜的高速存儲芯片，它在上電后必須完成初始化才能進行其它操作;而且不支持單周期讀寫操作，只支持周期為2、4、8突發讀寫操作。另外，DDR芯片由于其電容特性，數據保存在其中是不穩定的，需要在一定時間周期內對其進行刷新操作，以保證數據不會丟失，因此，在DDR操作過程中有數十條指令。但在本設計中DDR接口控制器采用的是Xilinx提供的DDR IP，這樣核心控制器中的仲裁模塊只需要使用空閑、初始化、讀操作和寫操作等4個指令就可以完成對DDR-SDRAM的操作，大大降低了設計難度。由于設計目的在于消除來自網絡對IP數據的抖動，并且最終要將IP數據分發至512個通道，大大超出了以往設計對DDR的使用需求，因此本文在這里提出圖1所示設計，即可完成DDR存儲器對高速大容量多通道的設計應用：

　　(1)輸入緩存模塊

　　輸入緩存器由一個RAM加外部邏輯電路構成，緩沖已輸入但還沒來得及寫到DDR中的TS分組凈荷。待仲裁模塊發出允許寫入的信號后，再將輸入緩存中的數據包傳遞給仲裁模塊，并且釋放相應的存儲空間。根據DDR的工作模式和DVB-C特性，輸入緩存的數據傳輸以TS包為單位，實現192個字節連續突發傳輸。

　　(2)調度判決模塊

　　調度判決模塊接收讀請求隊列信息，實現讀數據時將同一個bank內數據量最大的FIFO進行調度出隊列的判決。該模塊保存各個通道FIFO當前的數據包數量。

　　(3)地址轉換模塊

　　地址轉換模塊負責實現通道號和DDR SDRAM芯片內部存儲空間的映射。該模塊中保存的變量包括各個通道在DDR SDRAM中的塊起始地址、塊終止地址、FIFO頭偏移量、FIFO尾偏移量。

　　(4)仲裁模塊

　　仲裁模塊產生相應控制命令，針對工作優先級，發出空閑指令、初始化指令、寫操作指令和讀操作指令。