關(guān)鍵詞： SDRAM , 嵌入式 , 時(shí)序控制 , 視頻系統(tǒng)

在高速數(shù)字視頻系統(tǒng)應(yīng)用中，使用大容量存儲器實(shí)現(xiàn)數(shù)據(jù)緩存是一個(gè)必不可少的環(huán)節(jié)。SDRAM就是經(jīng)常用到的一種存儲器。

但是，在主芯片與SDRAM之間產(chǎn)生的時(shí)序抖動問題阻礙了產(chǎn)品的大規(guī)模生產(chǎn)。在數(shù)字電視接收機(jī)的生產(chǎn)實(shí)際應(yīng)用中，不同廠家的PCB板布線、PCB材料和時(shí)鐘頻率的不同，及SDRAM型號和器件一致性不同等原因，都會帶來解碼主芯片與SDRAM間訪問時(shí)序的抖動問題。

本文利用C-NOVA公司數(shù)字電視MPEG-2解碼芯片AVIA9700內(nèi)置的SDRAM控制器所提供的時(shí)序補(bǔ)償機(jī)制，設(shè)計(jì)了一個(gè)方便使用的內(nèi)存時(shí)序測試軟件工具，利用這個(gè)工具，開發(fā)測試人員可在以AVIA9700為解碼器的數(shù)字電視接收機(jī)設(shè)計(jì)和生產(chǎn)中進(jìn)行快速診斷，并解決SDRAM的時(shí)序問題。

數(shù)字電視系統(tǒng)

SDRAM時(shí)序控制

AVIA9700內(nèi)集成了一個(gè)SDRAM控制器，該控制器提供一套完整的SDRAM接口。AVIA9700與SDRAM接口中的控制線、地址線和數(shù)據(jù)線都同步在MCLK時(shí)鐘上。圖1是用兩片16位SDRAM組合形成32位數(shù)據(jù)線的典型連接示意圖。  

  
圖1 SDRAM與AVIA9700典型鏈接示意圖

SDRAM控制線

正確讀寫時(shí)序條件

AVIA9700解碼芯片訪問SDRAM的時(shí)序如圖2所示。  

  
圖2 AVIA9700訪問SDRAM時(shí)序示意圖

要正確訪問SDRAM，建立時(shí)間和保持時(shí)間很關(guān)鍵。建立時(shí)間在觸發(fā)器采樣之前，在這段時(shí)間，數(shù)據(jù)必須保持有效的時(shí)間，否則會產(chǎn)生setup violation；保持時(shí)間在解發(fā)器開始采樣之后，數(shù)據(jù)必須保持有效的時(shí)間，否則會產(chǎn)生hold violation。因此，要正確讀寫SDRAM的時(shí)序條件，需要滿足以下兩個(gè)公式：
SDRAM_Setup_time_min

  
圖3 SDRAM時(shí)序測試統(tǒng)計(jì)圖

這里，補(bǔ)償參數(shù)的選擇原則是，組合值需要在測試圖中無錯(cuò)區(qū)域的中心，且距離邊界大于25。  

結(jié)語

通過實(shí)驗(yàn)發(fā)現(xiàn)，在高速數(shù)字系統(tǒng)設(shè)計(jì)中，通過SDRAM控制器來補(bǔ)償布線延時(shí)可以很好地解決SDRAM時(shí)序問題。