RFID閱讀器用上DDS技術會有什么不一樣

射頻識別技術RFID（Radio Frequency Identification）是一種非接觸式的自動ID識別技術，通過射頻信號對某個目標的ID識別得到個體信息并獲取相關數據。作為一種新型的信息采集技術，它快速、實時、準確、安全，而且應用范圍覆蓋生產、零售、物流、交通等各個行業(yè)，已經被世界公認為本世紀十大重要技術之一。本文針對超高頻RFID系統(tǒng)的射頻本振部分提出了自己的設計方案。

1 RFID系統(tǒng)

典型的RFID系統(tǒng)包括三個部分：電子標簽（Tag）、閱讀器（Reader）和數據處理子系統(tǒng)，圖1為無源RFID系統(tǒng)結構圖。無源RFID系統(tǒng)的標簽沒有電池，不像有源RFID系統(tǒng)的標簽由電源提供能量。雖然無源RFID系統(tǒng)讀寫距離比有源RFID系統(tǒng)要近，但由于其應答器具有結構簡單、成本低、壽命長等優(yōu)點，近年來發(fā)展較快。

當電子標簽進入閱讀器的電磁場范圍后，會被激活，與閱讀器進行無線射頻方式的非接觸式雙向數據通信，閱讀器將數據傳到數據處理子系統(tǒng)，處理完以后發(fā)給標簽。在整個射頻模塊中，本地振蕩器LO（Local Oscillistor）是重要的部分，也是本文所要討論的重點。它需要完成兩部分工作：一是將接收到的射頻信號精確地下變頻到放大器的設計輸入頻率;二是攜帶信息與指令的中頻信號上變頻到天線的發(fā)射頻率以發(fā)送到標簽，可以說LO的好壞將直接影響整個系統(tǒng)的性能。LO的頻率由RFID系統(tǒng)的頻率決定，目前應用比較廣泛的是在13.56MHz左右的HF頻段RFID，但基于超長的讀寫距離與高速的數據讀取速度是HF頻段RFID無法比擬的，所以UHF頻段的RFID有著更好的前景。根據我國在2007年4月份發(fā)布的800/900MHz頻段RFID技術應用“ title=”技術應用“》技術應用（試行）規(guī)定，具體的可用頻段為840MHz～845MHz和920MHz～925MHz、中心頻率fc（MHz）=840.125+N×0.25及fc（MHz）=920.125+M×0.25）、信道帶寬為250kHz以及第一鄰道功率泄漏比40dB。

2 DDS技術

DDS（Direct Digital frequency Synthesis）——直接數字頻率合成技術，是一種新興的頻率合成技術。它完全擺脫了傳統(tǒng)的頻率合成技術的思路，不是通過對頻率的加、減、乘、除運算實現(xiàn)，而是通過對相位的運算進行頻率合成的。它的主要理論依據是時域抽樣定理，即Nyquist定理：對于任意一個頻帶小于f/2的連續(xù)信號s（t），如果以T=1/f的間隔對它進行等間隔地抽樣，則所得到的離散抽樣值包含著連續(xù)信號s（t）的全部信息，通過這些抽樣值可以恢復s（t）。

如果余弦信號：

則其相位可以認為是時間的線性函數：

所以要得到頻率信號，只需得到相位信號。信號的頻率可以由相位函數的斜率得到。當對余弦信號進行采樣且采樣周期為Tc時，可得到離散的波形序列：

f（n）=cos（2πf0nTc）（n=0，1，2…）

以及離散的相位序列為：

其中

是連續(xù)兩次采樣之間的相位增量。

因此，通過控制增量就可控制輸出信號的頻率。如果把整個周期的相位2π分割為M等份，每一份為可選擇的最小相位增量σ。如果每次的相位累加增量取σ，此時相位增長的斜率最小，得到最低輸出頻率” title=“輸出頻率”》輸出頻率：

若相位增量選擇為σ的K倍，則輸出頻率也就是最低輸出頻率的K倍。在一定的采樣時鐘頻率“ title=”時鐘頻率“》時鐘頻率下，K決定了輸出合成信號的頻率，故K也稱為頻率控制字。K越大，每個時鐘周期抽樣跨越的相位量越大，DDS合成信號的頻率越高。改變K，即改變了每次累加的相位增量，也就改變了DDS信號的輸出頻率。圖2為DDS合成頻率過程。

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3 仿真與測試

根據采樣定理，輸出頻率的最大值為時鐘頻率的一半，而為了得到理想的輸出波形，實際應用中一般取到時鐘頻率的40%左右。目前一般DDS芯片的最大時鐘頻率約為2GHz，無法輸出800MHz以上的頻率，所以在設計UHF頻段的LO時舍棄單純的DDS，而是將DDS作為低頻參考源激勵PLL的混合合成頻率技術（見圖3）。這不僅很方便地解決了頻段覆蓋的問題，而且利用PLL在頻率合成上的優(yōu)勢，提高了設計方案在頻譜純度、精度以及噪聲性能上的指標。這種方案的缺點是頻率轉換時間比較長，但在作為RFID閱讀器應用時，往往是工作在單頻或者雙頻模式下，對于轉換時間的要求不是很高。

由于DDS設計輸出頻率大概在1MHz左右，所以選用性價比比較高的AD9832芯片。它的時鐘頻率為25MHz，最高可以輸出10MHz，精度最高可達10MHz/232=0.002328Hz，完全能滿足系統(tǒng)的要求。當輸出為1MHz時，理論信噪比可以達到50dB。

PLL部分選擇了ADI公司的ADF4360-3頻率合成芯片。它有一個2-分選擇項，能得到1600MHz～1950MHz以及800MHz～975MHz的輸出頻率，正好符合設計的要求，而且內部集成了VCO，只需很少的外圍電路就可以工作了。當正常工作時，芯片由內部三個計數器A（0～31）、B（3～8191）和R（1～16383）控制，以實現(xiàn)鎖頻的功能。

fOUT=（P×B+A）×fREF/R

其中：P是預置分頻數，ADF4360-3支持8/9、16/17、32/33三種模式供不同頻段使用。而DDS的輸出與R寄存器決定了步長的大小，根據前文提到的技術應用（試行）規(guī)定，這個步長必須小于等于125kHz。利用ADS軟件，搭建鎖相環(huán)的模塊圖（見圖4），其中中心頻率為840.125MHz，步長為125kHz。對VCO的輸出頻率和相位噪聲進行了仿真，結果見圖5與圖6。

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