對DSP和FPGA功能實現的性能進行比較相當困難，因為這些器件的結構分別用于處理不同類型的問題。DSP工作于非常高的速率條件下，但在某一時刻只能完成有限的處理任務。另一方面FPGA的工作速率通常低于DSP的速率，但對同時可完成的處理任務則幾乎沒有限制。

為了說明上述這些差異，考慮如圖2所示的具有16個抽頭的簡單FIR濾波器。該濾波器要求在每次采樣中完成16次乘積和累加(MAC)操作。德州儀器公司的TMS320C6203 DSP具有300MHz的時鐘頻率，在合理的優化設計中，每秒可完成大約4億至5億次MAC操作。這意味著C6203系列器件的FIR濾波具有最大為每秒3,100萬次采樣的輸入速率。

但在FPGA中，所有16次MAC操作均可并行執行。對于Xilinx的Virtex器件，16位MAC操作大約需要配置160個結構可重置的邏輯塊(CLB)，因此16個并發MAC操作的設計實現將需要大約2,560個CLB。XCV300E可輕松地實現上述配置，并允許FIR濾波器工作在每秒1億個樣本的輸入采樣速率下。

附加功率

ASIC器件的設計通常經過優化以提供卓越的功率性能。但大多數可編程器件的功率將隨器件利用率和時鐘頻率的增加而急劇增長，因此在衡量整體設計的功率分配時，必須考慮這一因素。

例如，利用Altera公司的20K600可編程邏輯器件(PLD)實現的4信道下行轉換器只需消耗不到2W的功率，即可實現每秒2,500萬次采樣的輸入數據率。這樣的功率雖然比較高，但對于指定的應用還是可以接受的。如果將輸入數據率提高至每秒6,500萬次采樣，那么消耗的功率將達到5W，這超出了許多數字無線產品所能承受的功率門限。

與Altera 20K600相比，在相同的輸入數據率條件下，Analog Devices 公司的AD66244信道下行轉換器ASIC消耗的功率為700mW。

在較低的速率條件下，FPGA的功率利用率通常優于高端DSP。為對此加以說明，考慮Dish Network公司在數字視頻廣播中采用的糾錯機制。在該系統中速率高達27.647Mbps的多路復用數據采用Reed-Solomon糾錯機制進行編碼，該機制為每188個數據字節直接生成16個奇偶校驗字節，并生成最大為30Mbps的合成數據率。

在5,000個時鐘周期中，TMS320C6203可解碼204個字節的Reed-Solomon代碼字。為實現所需的數據吞吐量，在300 MHz頻率下，CPU必須實現近50%的利用率，而消耗的功率約為1.53W。

與此相反，在Xilinx XCV100E上實現的Reed-Solomon解碼器設計消耗的功率僅為200mW。這是一個巨大的改進，可以與商用Reed-Solomon ASIC(如Advanced Hardware Architectures公司的AHA4011C)具備的性能相媲美。

器件選擇

表3總結了上述結果。表中每類器件按1至5的標度主觀地設定功率極限，1表示該類較差的選擇，而5則表示最佳選擇。

有了上述分析，也就不難得到采用ASIC、FPGA和DSP器件設計軟件無線電的區分原則，這些原則歸納如下：1. ASIC只需提供可以接受的可編程性和集成水平，通常即可為指定的功能提供最佳解決方案。2. FPGA可為高度并行或涉及線性處理的高速信號處理功能提供最佳的可編程解決方案。3. DSP可為涉及復雜分析或決策分析的功能提供最佳可編程解決方案。

隨著技術的進步，DSP、ASIC和FPGA將在芯片上支持更多的功能，這進一步模糊了三者之間的界限。而對于軟件無線電設計人員，這意味著他們在今后的設計中將面臨更難的選擇。

作者簡介：

Lee Pucker是Spectrum Signal Processing公司無線系統商業部的系統設計師，他于Illinois大學獲得BAS學位，并于1991年在Johns Hopkins大學獲得MSEE學位。