??????? 近年來，移動通信的市場需求增長迅速，當前的移動通信系統已經可以使用成熟的信號處理技術來獲取更高的信息傳輸速率。下一代無線系統的設計難度將增大，主要體現在對多標準和可重配置性的支持。不同的通信標準在中心頻率、信號帶寬、信噪比和線性度等方面差異很大。這對所有的射頻(RF)前端構建模塊的設計有很重要的影響，必須進行全面的權衡分析以選擇最佳的架構，并為單獨的電路模塊選擇合適設計規范。

　　RFIC設計挑戰

　　數字信號處理的復雜度正在穩步上升。數字模塊能夠部分補償由模擬前端模塊帶來的信號損害。為了充分驗證復雜的數字補償算法以及由相位噪聲、非線性和失配等模擬非理想特性所帶來的影響，數字和模擬模塊必須協同驗證。實現RF/基帶協同設計的瓶頸是在RF前端出現的頻率高達GHz的RF載波信號。為了在晶體管級對一個完整的通信鏈路的誤碼率(BER)和誤包率(PER)進行仿真，必須將已調信號運行數千個周期，這種做法成本很高甚至無法實現。

　　除了對實際設計進行設計規范確認的性能驗證外，另一個關鍵要求是對整個芯片的功能驗證。在數字控制電路(負責各種操作模式的使能，如上電、斷電、接收、發射和頻帶選擇等)和模擬前端之間的接口的實現錯誤是導致設計返工的重要原因。

　　IC設計工程師通常會恪守由系統設計師制定的預算要求。他們也許能證明更寬松的IC設計規范也能達到系統級設計要求，但是在缺乏理論驗證的情況下，花費大量時間用于優化電路并不必要。由于需要不同的專業知識和工具，通常基帶和模擬/RF這兩部分是分開進行設計、仿真和驗證。系統級設計的主要目標是找到一種合適的算法和架構，以便以最低的成本實現需要的功能和性能。

　　但是在實際物理實現階段，RFIC設計工程師仍然要面對很多嚴峻的挑戰。以無線收發器這種大型IC為例，較高的信號傳輸速率使電路對寄生效應(包括寄生電感和噪聲)非常敏感等。因此RFIC設計流程的實質是管理、復制和控制版圖后仿真及其效果，并在整個設計過程中高效地使用這些信息。

　　RFIC設計還要求設計工程師具有RF領域專業的和獨特的分析技術，這些跨越頻域和時域的分析方法，其選擇決定于電路類型、設計工程師技術水平、電路尺寸或設計風格。為了方便選擇，就需要用仿真的方法提供一個無縫的集成環境。

　　在RFIC設計領域，集成化也是大勢所趨。過去，RFIC被看作一個相對獨立的設計領域，現在，很多RFIC包含了ADC、DAC和PLL功能，以及在數字設計環境中創建并集成到芯片中的數字合成器。另一方面，RF模塊也正在被添加進大型SoC中以實現單芯片解決方案。采用系統級封裝(SiP)還可以集成其它功能，與RFIC和SoC設計方法一樣，采用SiP技術也會面臨相似的驗證問題。

　　一個全面的設計解決方案必須能夠解決這些挑戰，包括：

　　1. 為系統級設計和IC實現提供全面的鏈接；

　　2. 在一個系統級環境下進行IC驗證，以充分利用現有的無線單元庫、模型和測試基準(TEST bench)；

　　3. 支持在不同抽象級的全芯片混合級仿真；

　　4. 在經過優化的仿真時間內，在芯片級和模塊級進行詳細的分析；

　　5. 可管理和仿真全部寄生效應；

　　6. 在適當的設計點，提供版圖自動化功能；

　　7. 支持在整個設計過程中多個層次的無源器件建模(passive modeling)。

　　必須在單一設計環境中滿足以上所有要求，這不僅有助于RFIC設計工作，而且有助于與模擬/AMS和數字設計的集成。在多個抽象級(包括芯片級和模塊級)情況下，設計可以獨立于物理實現策略而被往復迭代以方便驗證/實現。

無線RFIC設計流程

　　無線RFIC設計流程如圖1所示。該流程覆蓋了自系統設計到物理實現的全部過程，符合前面談到的“從兩端到中間”的設計方法。

圖1：無線RFIC設計流程

　　1. 使用系統級資源

　　來自系統設計流程的保證是第一位的，而且是最高的抽象層次，系統級設計描述可作為頂層芯片的可執行測試環境。周邊系統的模型可與芯片的高級模型結合起來生成一個可執行的設計規范。系統設計要求可作為最早的設計規范來驅動芯片級的設計要求，并最終成為可復用的測試基準和回歸仿真模型。部分系統級的IP資源也可用來確定系統的性能參數(如EVM、BER和PER)。

　　混合級仿真有助于系統和模塊設計工程師之間共享信息。為了保證系統環境和IC環境之間的接口，多模式仿真解決方案必須適合任何語言(包括C/C++、SystemC、SystemVerilog、數字/混合信號/模擬行為級HDL語言以及SPICE)，并能為跨多模的電路設計提供不同專用的引擎和算法。

　　2. 設計規劃和仿真策略

　　一個復雜設計能否成功很大程度上取決于預先規劃的徹底性。如果在設計初期就對設計的頂層要求、模塊級要求和混合級策略有一個清晰的規劃的話，“從兩端到中間”的設計方式能夠保證所有的模塊都能滿足主要的設計規范要求，并允許更為靈活的進度安排。因此，全面的仿真策略和建模規劃非常關鍵。在成功實現了高級的可執行規范后，設計過程將深入到設計中某些特定的感興趣區域，并制定感興趣區域的驗證計劃。驗證計劃會規定測試如何執行，并確定哪些模塊在測試中處于晶體管級。工程師要注意在建立和編寫模型代碼時不要過分復雜化，在開始時只需要簡單的模型和必需的模型特性。

　　正式的規劃過程是實現高效、全面驗證的前提，有助于在設計初期捕獲更多的設計錯誤并減少設計迭代次數。可以在最初對高級的系統描述采用仿真和測試計劃，這樣能快速實現調試。經驗證有效后，它們會被用于模塊的混合級仿真，以減少在設計周期后期出錯的風險。

　　3. 多模式仿真環境

　　對加入系統級測試基準的RFIC進行HDL建模是自上向下設計過程的開始。這包括全部RF模塊，以及所有的模擬部分和/或數字模塊。第一步是在一個頂層測試基準中對全芯片進行行為級建模，并進行一些系統測試(如EVM和BER)。這會對IC設計的模塊分割、模塊功能和理想的性能特性進行驗證。這種行為模型可作為混合級仿真的基礎，任何模塊都可以以晶體管級的形式插入進來并在頂層環境下進行驗證。此外，全芯片和系統級的設定可作為一種回歸模板(regression template)，隨著模塊逐步成熟而不斷用于驗證，這也為整個設計過程提供了一種不斷演進的設計方法。借助這種方法，在設計初期能夠發現大量的問題，并能夠保證充足的時間來解決這些問題。同時，不同的模塊也能以各自的進度并行開發。

　　在整個仿真環境中，同一電路有不同的分析視圖，其中可能包括行為級視圖、版圖前晶體管級視圖和有關寄生效應的多種視圖。隨著模塊的逐漸成熟，需要增加更多的晶體管級信息以測試RF/模擬接口和RF/數字接口。同時還需要使用混合信號仿真器來處理模擬、數字和RF描述，并將行為級和晶體管級抽象混合起來。為每一個模塊或子模塊選擇合適的視圖，管理運行時間和精確度，并在二者之間進行權衡，這可以通過仿真選項來實現，例如將晶體管導入快速Spice仿真器中，或將晶體管保持在全Spice模式下。這種配置對電路和接口的敏感度有很高的依賴性。由于需要重復利用這些配置，對這些配置進行高效的管理顯得很重要。這也提供了一種非常有效的機制來建立支持ACD的持續回歸驗證。

????? 4. 模塊電路設計

　　接下來開始電路的初步設計，首先進行電路研究并了解性能規范要求。這種早期研究有助于形成頂層的版圖規劃，對于RFIC來說頂層版圖規劃對噪聲和模塊級互連非常敏感。在該階段，可嘗試對螺旋電感等無源器件進行綜合以滿足規范要求，并在芯片上進行最初的布局。這個階段可進行兩項重要的工作：為螺旋電感創建早期的模型，并在模塊級版圖完成前用于仿真；對螺旋電感之間的互感進行初始分析。可在該階段為所有的電感創建器件模型以用于仿真。

　　可以按照設計工程師偏好的方法進行仿真，頻域或者時域仿真均可，設計工程師要綜合考慮電路特點、仿真類型和仿真量等因素后再決定。一個單一的工藝設計套件和配套的設計環境可幫助設計工程師選擇合適的仿真算法。可根據仿真類型以合適的方式顯示結果。當模塊級的電路完成后，設計工程師可以在頂層環境下使用行為激勵和對外圍芯片的描述來驗證這些電路。

　　5. 物理實現

　　版圖設計自動化功能(自動布線、連通性驅動和設計規則驅動的版圖設計和布局等)是非常高效的。由于緊密地結合了原理圖和設計約束規則，版圖設計自動化能夠極大地提升工作效率。布線器能夠解決差分對、屏蔽線的布線問題，并支持手動設置每一根走線的布線約束。這就使物理設計過程像前端設計過程一樣具有可重復性。雖然在初期要投入一些時間來建立這些工具，但它們在以后的設計過程中都是可復用的。

　　6. 寄生參數提取

　　在版圖完成后，電磁場仿真(EM)可為無源器件生成高精度的模型。例如，可選擇幾個螺旋電感作為EM仿真的關鍵對象，具體做法是：用螺旋電感替換在設計過程中已經創建的一些模型，混合并匹配現有的模型。設計工程師需要全面監控螺旋電感的建模過程，并對運行時間和精確度進行權衡。

　　基于網絡的寄生提取是隨著版圖出現后在整個設計過程中最重要的一個環節。RF設計對于寄生效應非常的敏感。由于設計工程師能夠掌握任何區域、走線或模塊的相關寄生信息，因此管理不同層次的寄生參數的信息就變得更為重要。不敏感的走線只需要RC參數，而敏感走線則需要RLC參數。帶有螺旋電感的走線可以以RLC和電感參數的形式提取出來，甚至可對最敏感的走線添加襯底效應。同時，這些走線可以與無源器件的器件模型混合匹配。

　　當頂層版圖實現后，噪聲分析(特別是襯底噪聲分析)可以保證有噪電路(如數字邏輯和PLL)不會影響到高度敏感的RF電路。設計工程師可以對此進行檢查，如果關注的電路區域被影響到，設計工程師可以修改版圖規劃或在有噪電路周圍增加保護帶。然而，想在晶體管級對整個電路進行仿真或包含所有的寄生信息往往是不現實的。一種解決方法是提取行為模型，但這會忽略不同模塊間連線的寄生效應，因此必須支持層次化的提取能力和設計模塊間連線的寄生參數提取。

　　7. 校準HDL模型

　　在模塊開發完成后，可以根據關鍵的電路性能參數對最初的行為模型進行反標注，這樣可實現更為精確的HDL級仿真。雖然并不適用于所有效應，但是這種方法能夠以更少的運行時間成本獲得更為精確的性能信息，并能加速驗證，減少全晶體管級驗證的工作量。

　　用混合級仿真對模塊進行驗證有三個步驟。首先，在對模塊功能進行驗證時，要在系統級仿真中包含一個理想化的模塊模型；然后，用這個模塊的網表替換理想化模型來驗證模塊的功能。這樣就能檢測出模塊缺陷給系統性能帶來的影響。

　　最后，用一個提取模型代替模塊的網表。通過對網表和提取模型的仿真結果進行比較分析，可以對提取模型的功能性和精確度進行驗證。在以后對其他模塊進行混合級仿真時使用經過驗證的提取模型而不是理想模型能有效提高其有效性。

　　如果操作合理，自下而上的驗證方式能夠對大型系統實現更為詳細的驗證。由于去掉了物理實現的細節而僅保留行為細節，行為仿真的執行速度非常快。隨著模塊逐漸成熟，由自下而上驗證過程生成的行為模型越來越有用，并可用于第三方IP驗證和復用。

　　對于包括射頻前端的無線系統來說，自下而上的驗證過程是驗證大型系統性能的必然方法。如前所述，晶體管級的RF系統驗證需要將調制信號運行數千個周期，這往往是不現實的。用先進的包絡分析技術替代傳統的瞬態仿真只能將仿真速度提高10~20倍。即使將傳統的通帶模型用于自下而上的提取技術，由于RF載頻仍然存在，也無法將仿真速度提高到令人滿意的程度。只有將自下而上的模型提取技術和復雜的基帶或低通等效模型結合起來，載波信號才會被有效抑止，其仿真時間才足以實現全芯片級的誤包率分析。

　　為所有模塊都生成行為模型是一件耗時費力的工作，而且只有極少的設計工程師具有這種專業技術。而自動化的工具和方法學能夠根據特定應用和技術需要，借助經過驗證的精度和開放API來修改現有模板生成詳細的行為模型。