DRM系統采用OFDM調制方式，引入了先進的信源信道編碼和調制技術，使得AM波段的音頻廣播質量大大提高，在保持現有10kHz帶寬時接近了FM廣播的質量。

　　本文首先簡單介紹DRM系統，然后重點討論DRM測試接收機的設計背景、信號處理流程及硬件平臺的結構。

　　1 DRM系統介紹

　　1.1 系統概述

　　DRM系統采用OFDM調制方式，具有多種傳輸模式，適用于多種信道和帶寬的傳輸方式，可以傳送音頻流及數據流。DRM標準同時提供了數模同播的廣播方案，可以將模擬與數字信號同時以同一載波頻率播出，有利于模擬廣播向數字廣播的平滑過渡。

　　DRM系統框圖如圖l所示，主要由三個邏輯通道組成：主業務通道(MSC)、業務描述通道(SDC)和快速訪問通道(FAC)。

　　FAC通道提供信號帶寬、調制方式和交織長度等信息;SDC通道提供如何解調MSC、如何找到相同數據的其他數據源，以及在復接器中為業務提供屬性等信息;MSC通道包含音頻或數據業務，通過復接器對不同保護級別的數據和音頻業務進行復接，MSC最多可以包括四路業務，任何一路都可以是音頻或數據。

　　1.2 信源信道編碼

　　DRM的信源編碼采用先進的AACPlus等編碼技術，有效地提高了信源的壓縮比。

　　信道編碼采用基于卷積編碼的多級編碼(MLC，Multi-Level Coding)，可以分為標準映射(SM)、對稱分級映射(HMsym)和混合分級映射(HMmix)三種QAM映射類型。通過交織克服時間和頻率選擇性衰落，根據信道特性可以選擇2s的長交織或者0.4s的短交織。

　　1.3 導頻

　　DRM在所傳輸的OFDM碼元中插入了三種導頻信息，可用于接收機同步、均衡處理。其中頻率導頻主要用于接收機頻偏的估計;時間導頻用于接收機幀同步的計算;增益導頻用于接收機信道估計。

　　2 DRM測試接收機設計背景

　　我國已經在部分地區進行了DRM系統的現場測試，測試效果令人滿意，這給DRM系統的應用奠定了基礎。

　　目前，國內外采用的DRM接收機大多是基于PC的DRM軟件接收機，已經比較成熟，但其應用范圍終究受到一定限制。適于廣泛應用的便攜式硬件DRM接收機目前還處于研制階段，尚未批量生產。而DRM系統只有在專用ASIC推出后才可以迅速降低接收機的成本，才能有利于DRM系統的推廣。

　　基于上述考慮，筆者設計了DRM硬件測試接收機。一方面是對硬件實現DRM接收機的一種探討，另一方面可以以此為原型機，進一步為設計擁有自主知識產權的DRM接收機ASIC積累經驗。為此，筆者將設計目標確定為：可以驗證DRM接收系統的各種算法，可以對相同模塊的不同算法進行比較，可以對算法的硬件可行性、穩定性及復雜度進行評估?？紤]到全數字接收機代替現有模擬接收機需要一個長期的過程，設計中同時考慮了數模同播的兼容性問題。

　　3 DRM測試接收機信號處理流程

　　根據數模同插的要求，在設計DRM接收機RF前端時采用了改造現有模擬收音機的方法。整合后的接收機既可以收聽模擬信號，又可以完成數字信號的處理，這樣就可以適應數模同播的需要。下文主要討論數字接收機的信號處理過程。

　　測試接收機系統框圖如圖2所示。接收信號通過模擬收音機前端下變頻到中頻，將中頻信號引出，經過濾波送入AD采樣，從而獲得中頻采樣數據。

　　中頻采樣數據通過正交解調得到基帶數據。首先通過碼元同步找到OFDM碼元的起始位置，然后通過FFT完成OFDM信號的解調，將時域數據變換到頻域，并利用頻率導頻信息計算并校正頻率偏差，因為OFDM系統對載波頻偏非常敏感，經過頻率校正后，頻率誤差應小于0.01倍子載波間隔。在此基礎上，利用時間導頻信息找到DRM系統的傳輸幀起始碼元，此后接收機從傳輸幀起始位置開始進行后續處理。

　　由于短波信道變化復雜，時域及頻域的選擇性衰落都很強，造成丁接收信號的幅度和相位受到嚴重干擾，在解高階QAM映射時會引入較大的誤差，框圖中的均衡模塊用來解決上述問題。DRM系統設計了增益導頻，分布在時間一頻率域上，利用增益導頻的信息進行信道均衡。

　　按圖2所示流程，從均衡后的數據中提取FAC單元并將其解碼，得到解調SDC的信息;再提取SDC單元，根據FAC的信息解碼SDC，得到SDC數據實體;最后提取MSC，根據FACSDC的信息解碼MSC。上述單元分別經過解交織、解OAM映射、Viterbi譯碼、能量解擾等模塊的處理后，最后將MSC解復接后的數據進行音頻譯碼或者數據解碼。

　　4 DRM測試接收機硬件結構

　　測試接收機基帶信號處理部分主要采用ARM與FPGA聯合處理的硬件平臺實現。ARM處理器可以在不改變硬件結構的情況下，通過下載不同的軟件程序實現不同的功能，這樣非常有利于不同算法的驗證，而且ARM公司可以提供處理器內核，為進一步設計接收機ASIC奠定基礎。由于ARM以half-word(16 bits)為最小處理單位，所以用ARM處理器處理比特流信號會造成處理器資源的浪費，為此針對比特流信號的處理采用專用邏輯電路實現，在測試接收機中用FPGA實現。這樣，兩種處理器的特性可以形成互補，使硬件平臺設計比較合理。

　　4.1 模塊劃分

　　DRM系統設計了多種模式，不同模式的碼率是不同的，在正交解調后需要變碼率輸出;Viterbi譯碼器也是以比特流為處理單位;考慮到這兩個模塊的算法特點及數據輸出形式，將這兩個模塊放在FPGA中實現。

　　圖2中所示的其他處理模塊，特別是同步和均衡模塊是接收機的關鍵模塊，其性能好壞直接影響接收效果，并且根據今后現場測試的情況，其算法存在調整的可能性.因此這些模塊通過ARM實現。需要對算法進行調整時，只需修改軟件程序，重新載入ARM即可，硬件部分無需改動。以實現測試接收機便于對各種算法的性能進行驗證和比較的目的。

　　4.2 硬件平臺結構

　　測試接收機硬件平臺如圖3所示。FPGA采用XILINX公司的VirtexⅡXC2V500型芯片;ARM采用三星公司的S3C4510B型ARM7 TDMI芯片;ADC模塊采用了AD公司14-bit的AD9243。FPGA與ARM之間通過雙口RAM進行數據交互，使用HC245芯片作為地址和數據總線的驅動。

　　A/D采樣后的中頻數據送入FPGA做正交解調;FPGA將解調后的數據寫入雙口RAM同時給ARM產生中斷信號;ARM響應外部中斷，將數據讀入、進行后續處理。

　　如圖2中的流程，ARM在處理完解交織后，將處理后的數據寫入雙口RAM，同時向特定的地址寫控制字，FPGA檢測到控制字后，將數據讀入.進行Viterbi譯碼。FPGA將Viterbi譯碼結果寫入雙口RAM，向ARM發出中斷信號，ARM響應中斷，將數據讀入，再進行后續處理。

　　4.3 主控制程序流程圈

　　根據圖2所示的DRM信號處理時序，圖4為ARM基帶處理主控制程序流程圖，依次進行碼元同步、整數倍頻偏估計、幀同步及后續信道解碼處理。上述過程實現了DRM接收機基帶信道解碼過程。

　　4.4 測試結果

　　測試信號采用模式C、10kHz帶寬的DRM信號，信道采用標準中提供的2號信道模型，SNR=23dB，頻偏為2倍子載波間隔。

　　測試結果示于圖5中，其中圖5(a)為未經過同步和均衡處理的數據星座圖;圖5(b)"(d)為接收信號通過硬件正交解調、同步、均衡、信道解碼等模塊后輸出數據的星座圖。從圖5中可以看出，經過同步、均衡處理后，星座圖明顯改善，處理器有效地解出了三個通道的數據。

　　數字廣播產業有廣泛的市場前景，而擁有自主知識產權的接收機對民族工業具有特殊意義。本文討論的DRM測試接收機信號處理流程及硬件平臺的結構是對硬件實現DRM接收機的一次有益嘗試。上述結構、算法已經在ARM7和FPGA的硬件平臺上聯調通過，驗證了本文提出的信號處理流程及硬件平臺的可實現性，但所驗證的主要是基帶信號處理功能，還沒有包括接收機的全部.整個測試接收機的設計工作仍然需要進一步完善。