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一、引言
隨著電路設計高速高密的發(fā)展趨勢，QFN封裝已經(jīng)有0.5mm pitch甚至更小pitch的應用。由小間距QFN封裝的器件引入的PCB 走線扇出區(qū)域的串擾問題也隨著傳輸速率的升高而越來越突出。對于8Gbps及以上的高速應用更應該注意避免此類問題，為高速數(shù)字傳輸鏈路提供更多裕量。本文針對PCB設計中由小間距QFN封裝引入串擾的抑制方法進行了仿真分析，為此類設計提供參考。
二、問題分析
在PCB設計中，QFN封裝的器件通常使用微帶線從TOP或者BOTTOM層扇出。對于小間距的QFN封裝，需要在扇出區(qū)域注意微帶線之間的距離以及并行走線的長度。圖1是一個0.5 pitch QFN封裝的尺寸標注圖。
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