NECL / PECL輸入轉換。

延遲部分由可編程的門和多路復用矩陣組成，如數據手冊邏輯圖所示。 EP195的延遲增量具有大約10 ps的數字可選分辨率和高達10.2 ns的范圍。所需的延遲由10個數據選擇輸入D（0：9）選擇，這些輸入通過鎖存使能（LEN）控制上的高電平信號鎖存在芯片上。 MC10 / 100EP195是一款可編程延遲芯片（PDC），主要用于時鐘偏移和時序調整。它提供差分的可變延遲數據表中顯示了與D0（LSB）到D9（MSB）相關的變化抽頭數的近似延遲值。

因為EP195是使用多路復用器鏈設計的具有2.2 ns的固定最小延遲。附加引腳D10用于級聯多個PDC，以增加可編程范圍。級聯邏輯允許完全控制多個PDC。

選擇輸入引腳D0-D10可以通過V _EF （引腳7）和V _{CF之間的互連組合進行閾值控制}（引腳8），用于CMOS，ECL或TTL電平信號。對于CMOS輸入電平，保持V _CF 和V _EF 打開。對于ECL操作，短V _CF 和V _EF （引腳7和8）。對于TTL電平操作，將1.5 V電源參考連接到V _CF 并保持打開V _EF 引腳。 V _CF 引腳的1.5 V基準電壓可以通過在V _CF 和V _EE 之間放置一個1.5k歐姆或500歐姆的電阻來實現。分別為3.3 V或5.0 V電源。

V _BB 引腳是內部產生的電源，僅適用于此器件。對于單端輸入條件，未使用的差分輸入連接到V _BB 作為開關參考電壓。 V _BB 也可以重新連接AC耦合輸入。使用時，通過0.01 uF電容去耦V _BB 和V _CC 并限制電流源或