NECL / PECL輸入轉(zhuǎn)換。
延遲部分由可編程的門和多路復用矩陣組成，如數(shù)據(jù)手冊邏輯圖所示。 EP195的延遲增量具有大約10 ps的數(shù)字可選分辨率和高達10.2 ns的范圍。所需的延遲由10個數(shù)據(jù)選擇輸入D（0：9）選擇，這些輸入通過鎖存使能（LEN）控制上的高電平信號鎖存在芯片上。 MC10 / 100EP195是一款可編程延遲芯片（PDC），主要用于時鐘偏移和時序調(diào)整。它提供差分的可變延遲數(shù)據(jù)表中顯示了與D0（LSB）到D9（MSB）相關(guān)的變化抽頭數(shù)的近似延遲值。
因為EP195是使用多路復用器鏈設(shè)計的，所以它有一個固定的最小延遲為2.2 ns。附加引腳D10用于級聯(lián)多個PDC，以增加可編程范圍。級聯(lián)邏輯允許完全控制多個PDC。
選擇輸入引腳D0-D10可以通過V
（引腳7）和V
（引腳8）之間的互連組合進行閾值控制，用于CMOS，ECL，或TTL電平信號。對于CMOS輸入電平，請保持V
和V
打開。對于ECL操作，短V |和V
（引腳7和8）。對于TTL電平操作，將1.5 V電源參考連接到V
并保持開路V
引腳。 V
引腳的1.5 V基準電壓可以通過在V
和V
之間分別為3.3 V或5.0 V電源放置一個1.5k歐姆或500歐姆的電阻來實現(xiàn)。
The V
引腳是內(nèi)部產(chǎn)生的電源，僅適用于此器件。對于單端輸入條件，未使用的差分輸入連接到V
作為開關(guān)參考電壓。 V
也可以重新連接AC耦合輸入。使用時，通過0.01 uF電容去耦V
和V
并限制電流源o 最大頻率> 1.2 Ghz典型值 可編程范圍：2.2 ns至12.2 ns 10 ps增量 PECL模式工作范圍：V = 3.0 V，V = 0 V NECL模式工作范圍：V = 0 V且V = -3.0 V 打開輸入默認狀態(tài) 安全鉗位輸入 ENbar引腳上的邏輯高電平會強制Q為邏輯低電壓 D [0:10]可以接受ECL，CMOS或TTL輸入。 V 輸出參考電壓 無鉛封裝可用