防止單片機被干擾的方法

一、EMC定義

EMC：EMC（electromagnetic compatibility）電磁兼容，是系統能完全正常工作的能力（性能不降級）。在正常環境中，電磁兼容要求設備或系統既不受周圍電磁場的干擾而失常，又不會產生電磁干擾影響其他設備。

EMS：EMS（electromagnetic susceptibility）電磁耐受性，是設備或系統對噪聲干擾的抗干擾能力。EMS 等級高則設備抗擾度好；相反 EMS 等級低的設備對電磁環境極其敏感，其工作狀態受周圍電磁環境影響。（所以很多地方將 electromagnetic susceptibility 翻譯為電磁敏感度，但是考慮到“susceptibility”與“sensitivity”不同，我們將采用電磁耐受性）。

EMS 主要包含快速瞬變脈沖群 EFT / FTB 和系統級靜電放電 ESD，測量用于確定器件在不理想電磁環境中工作時的可靠性水平。

EMI：EMI（electromagnetic interference）電磁干擾，是以設備為干擾源向周圍環境發射電磁波的等級。發射的電磁波分為傳導發射和輻射發射，傳導發射沿著電纜或者互連線傳播，輻射發射通過自由空間傳播。

EMS&EMI 測試標準

依照 IEC62132-1 對于 MCU 的系統級 ESD 和 EFT 可以分為 5 種的失效模式等級。其中等級 A 是沒有問題，BCD 是其中軟失效類型，E 硬失效。

EMS 主要包含系統級靜電放電 ESD 和電快速瞬變脈沖群 EFT/FTB。

EMI（electromagnetic interference）電磁干擾，是以設備為干擾源向周圍環境發射電磁波的等級。發射的電磁波分為傳導發射和輻射發射，傳導發射沿著電纜或者互連線傳播，輻射發射通過自由空間傳播。當干擾源和受害者之間的距離通常大于一個波長 λ 時，通常會遇到這種類型的 EMI 耦合。

靜態閂鎖（latch-up）：

Latch up 是指 CMOS 中,在電源 power VDD 和地線 GND(VSS)之間由于寄生的 PNP 和NPN 雙極性 BJT 相互影響而產生的一低阻抗通路,此現象會過載產生高電流小號現象，此時需要斷開電源才能恢復初始狀態。過載可以是電壓或電流浪涌、電流或電壓變化率過大或任何其他導致寄生 BJT 開始自持的異常情況。如果通過低阻抗路徑的電流的幅度或持續時間得到充分限制，Latch up 不會損壞器件。此項測試滿足 JESD78E 標準。

為評估 Latch up 性能，需要執行兩項互補的 Latch up 測試：

1.電源過壓（施加給每個電源引腳）模擬用戶在電源上施加瞬態過電壓的情形。

2.電流注入（施加給每個輸入、輸出和可配置 I/O 引腳）模擬應用導致施加給引腳的電壓高于最大額定值的情況，例如因過沖/振鈴導致某個輸入的電壓嚴重高于 VDD 或低于接地。

二、MCU?EMC硬件策略

1.去耦電容

MCU 的每個電源引腳都應該放置至少一個去耦電容，需要去耦電容來提供 CMOS 開關器件 MCU 所需要的瞬態電流，以抵消輸出電感和電源 IC 互聯電感的影響。為了使去耦電容有效，應根據下面原則進行設計以及 layout：

推薦去耦電容組合。建議在 MCU 的 VDD/VBAT 電源域每個引腳上面并10uF+100nF+1nF，VDDA 電源域每個引腳并 1uF+10nF。

去耦電容擺放應該離 MCU 越近越好。當有多個去耦電容時，容值越小的電容離 MCU越近，通常 1nF 最靠近 MCU 引腳，其次為 100nF，10uF 最靠外。

保證電源電流先流向電容，然后再流向 MCU。如果電源引腳和 GND 引腳的相聚較遠，建議將電容擺放在靠近 GND 引腳位置，因為信號一般是以 GND 作為參考。

每個電容都應該有各自的過孔，嚴禁多個電容共用一個過孔。去耦電容與 MCU 引腳之間的走線應盡可能寬且短，以降低去耦電容與 MCU 電源引腳之間的阻抗。電源網絡與與去耦電容之間的走線應盡量窄和長，抑或使用 VIA 隔開，以提供高阻抗應對潛在的電源噪聲和紋波。

2.PCB 疊層架構

在四層板設計之前，需要知道產品需要的層疊總厚度，選擇的介質材料是什么，以及板子上的阻抗類型。四層的疊層一般都是兩個信號層兩個參考層，設計時，需盡量保證 Layer2為完整 GND，并盡量減少 Bottom Layer 的電源和敏感信號走線。四層 PCB 推薦疊層如下：

3.電源完整性

Ⅰ.電源濾波器

每個電源必須有一個濾波器，如果該濾波器位于板上，則必須靠近穩壓器，如果是外部穩壓器，則必須靠近 PCB 入口點。該濾波器應根據穩壓器的紋波特性和集成電路的電源要求進行設計，并且應至少包括兩個電容器：一個大電容器（μF）用于低頻濾波;一個用于高頻濾波的小電容器（nF）。需要干凈電源的集成電路應配備一個額外的 LC 濾波器，以避免噪聲與電路其他模塊的耦合。電源設計實例：

Ⅱ.電源拓撲?

MCU 的 3.3V 電源走線建議采用“星狀”供電方式。每根電源管腳(Pin)的走線單獨從 3.3V源頭拉到芯片 Pin，在 3.3V 源頭擺放大電容。

Ⅲ.GND 完整性和鋪銅

除了 GND 和 Power 的參考層，信號層也建議進行鋪銅作為 GND 網絡，避免出現死銅，以保證 GND 的完整性。信號層的 GND 銅皮需要多打 VIA 到 GND 平面，有利于減小高頻噪聲的回流面積。另外 MCU 底部的信號層建議多打 VIA，有利于散熱以及信號回流。另外對于死銅和孤島可以進行橋接，如下圖：

開槽和邊界。將 GND 層中模擬地和數字地分開，通過開槽將一個地平面上的數字地和模擬地分割開，電源地則不用太分開。由于模擬電路產生的噪聲和電流比數字電路的小幾個數量級，所以為了不引入數字地上的噪聲和電流，模擬地一般與數字地隔離開。其措施一般是通過在數字電路與模擬電路之間開槽隔絕，如上圖所示。在參考地平面中高頻信號會自動尋找阻抗最小（確切的說是最小電感）距離最短的線路。但連接模擬與數字域邏輯等低速數字電路時，通常需要在開槽處橋接串聯 1K-5K 的電阻。當需要在模擬域與數字域連接高速信號時，例如音頻解碼主時鐘時，此時應該直通連接而不是開槽，如圖推薦橋接方式所示，在實際應用為了終端匹配，一般在時鐘源處 50 歐姆的終端電阻。

4.Layout 布局

機箱 AC 保護地，儲卡座，RS232 和 CAN 等外設，連接器盒與信號接地電氣隔離。機殼應盡可能連接到交流機架的接地（即接地），以無害地將高壓放電分流到保護大地，而不要進入數字或模擬接地電路。請注意，接地平面在外圍連接器的所有高速信號連接下始終是連續的，但連接器殼體與外部 AC 機箱平面隔離。

在有機殼地（保護大地/交流機架接地）的應用中，強烈建議不要將數字信號接地和交流機架接地，兩者至少保持一定距離>3.175mm（0.125 inches），用于 11-12 kV 電火花間隙隔離，以滿足 IEC61000-4-2 Level-4 8 kV 接觸放電將 TVS 放置在盡可能靠近外部信號連接器的位置，TVS 接地直接連接到接地層，避免接地走線。

高速或敏感的模擬/數字走線應從電路板邊緣至少布線 2x 倍，其中“x”是走線與其返回電流路徑之間的距離。與非常靠近板的邊緣的跡線相關的電場和磁場線的容納程度較低。從這些走線來看，與天線的串擾和耦合往往會更大，并使它們更容易受到 ESD，EMI 和 EFT事件的影響。

易感元件/電路應遠離 PCB 邊緣。最好將它們放在板子的中央。如果無法做到這一點，如果不使用外部保護大地環，請嘗試將它們放置在距離邊緣大于 12 mm 的位置，因為在高壓放電事件中，高頻能量會聚集在外部邊緣，尤其是成直角 PCB 主體的各個角（使用圓形的 PCB 角）。

與外部世界連接的組件應保持在 PCB 邊緣附近。其余組件應遠離 PCB 邊緣，以減少環境影響（即 ESD）。

如果將共模扼流圈或瞬態抑制器設備（例如，TVS，MOV）用于功率濾波，則應將其放置在 PCB 的入口處。在受 TVS 電路保護的電路中，來自連接器的外部信號應首先路由到TVS，然后再路由到鐵氧體或共模扼流圈，再路由到受保護的組件。

5.MCU 外圍敏感電路

Ⅰ.晶體 OSC

晶體要盡量靠近芯片 Pin，遠離諸如功率電感的磁感應器件與諸如天線的輻射器件，與同層其他信號走線利用 GND 鋪銅及 VIA 隔離。晶體輸入輸出走線要盡可能短且少彎折，不可跨層或交叉走線。兩邊負載電容與晶體各自的 GND PAD 可以相連，并擺放多個 GNDVIA 以提高散熱保障。晶體下方盡量不走任何傳輸線，保留完整的 GND 鋪銅。晶振電路走線以及匹配電容應該與晶振在同一側，盡量不穿層。布局應該使晶振靠近 MCU，晶振電路走線不能太長，不要超過 12mm。在晶振同層以及下一層與其他電路間隔開，晶振電路周圍也使用接地 VIA 形成保護環。