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      FPGA設(shè)計(jì)論壇

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      Xilinx Shift RAM IP概述和主要功能

      Xilinx Shift RAM IP 是 AMD Xilinx 提供的一個(gè) LogiCORE IP....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 05-14 09:36 ?1078次閱讀

      芯片設(shè)計(jì)之握手協(xié)議

      本文主要介紹握手的基本概念，讀者可通過該篇文章對(duì)握手有個(gè)基本概念。
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 05-14 09:16 ?1225次閱讀
      芯片設(shè)計(jì)之握手協(xié)議

      AXI協(xié)議規(guī)范總結(jié)

      寫數(shù)據(jù)通道從主設(shè)備傳輸數(shù)據(jù)到從設(shè)備，在寫傳輸時(shí)，從設(shè)備使用寫響應(yīng)通道通知主設(shè)備傳輸完成。
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 05-12 09:44 ?3258次閱讀
      AXI協(xié)議規(guī)范總結(jié)

      vivado IP核cordic中sin和cos的計(jì)算

      Architectural Configuration選擇為并行模式，具有單周期數(shù)據(jù)吞吐量和較大的硅....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 05-03 18:16 ?1631次閱讀
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      verilog模塊的調(diào)用、任務(wù)和函數(shù)

      在做模塊劃分時(shí)，通常會(huì)出現(xiàn)這種情形，某個(gè)大的模塊中包含了一個(gè)或多個(gè)功能子模塊，verilog是通過模....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 05-03 10:29 ?1569次閱讀
      verilog模塊的調(diào)用、任務(wù)和函數(shù)

      在Vivado調(diào)用MIG產(chǎn)生DDR3的問題解析

      下面是調(diào)用的DDR3模塊的，模塊的倒數(shù)第二行是，模塊的時(shí)鐘輸入，時(shí)鐘源來自PLL產(chǎn)生的系統(tǒng)時(shí)鐘的倍頻....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 05-03 10:21 ?1547次閱讀
      在Vivado調(diào)用MIG產(chǎn)生DDR3的問題解析

      Vivado 2018.3軟件的使用教程

      大家好，歡迎來到至芯科技FPGA煉獄營地，準(zhǔn)備開啟我們的偉大征程！正所謂“兵馬未動(dòng)，糧草先行”，戰(zhàn)前....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-30 14:14 ?3378次閱讀
      Vivado 2018.3軟件的使用教程

      FPGA EDA軟件的位流驗(yàn)證

      位流驗(yàn)證，對(duì)于芯片研發(fā)是一個(gè)非常重要的測(cè)試手段，對(duì)于純軟件開發(fā)人員，最難理解的就是位流驗(yàn)證。在FPG....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-25 09:42 ?2422次閱讀
      FPGA EDA軟件的位流驗(yàn)證

      Xilinx Ultrascale系列FPGA的時(shí)鐘資源與架構(gòu)解析

      Ultrascale是賽靈思開發(fā)的支持包含步進(jìn)功能的增強(qiáng)型FPGA架構(gòu)，相比7系列的28nm工藝，U....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-24 11:29 ?2620次閱讀
      Xilinx Ultrascale系列FPGA的時(shí)鐘資源與架構(gòu)解析

      FPGA時(shí)序約束之設(shè)置時(shí)鐘組

      Vivado中時(shí)序分析工具默認(rèn)會(huì)分析設(shè)計(jì)中所有時(shí)鐘相關(guān)的時(shí)序路徑，除非時(shí)序約束中設(shè)置了時(shí)鐘組或fal....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-23 09:50 ?1350次閱讀
      FPGA時(shí)序約束之設(shè)置時(shí)鐘組

      Verilog仿真事件中的延時(shí)分析

      在實(shí)際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導(dǎo)延遲 (Transpor....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-18 09:54 ?1268次閱讀
      Verilog仿真事件中的延時(shí)分析

      ZYNQ FPGA的PS端IIC設(shè)備接口使用

      zynq系列中的FPGA，都會(huì)自帶兩個(gè)iic設(shè)備，我們直接調(diào)用其接口函數(shù)即可運(yùn)用。使用xilinx官....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-17 11:26 ?2174次閱讀
      ZYNQ FPGA的PS端IIC設(shè)備接口使用

      Vivado HLS設(shè)計(jì)流程

      為了盡快把新產(chǎn)品推向市場(chǎng)，數(shù)字系統(tǒng)的設(shè)計(jì)者需要考慮如何加速設(shè)計(jì)開發(fā)的周期。設(shè)計(jì)加速主要可以從“設(shè)計(jì)的....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-16 10:43 ?1630次閱讀
      Vivado HLS設(shè)計(jì)流程

      RISC-V五級(jí)流水線CPU設(shè)計(jì)

      本文實(shí)現(xiàn)的CPU是一個(gè)五級(jí)流水線的精簡版CPU(也叫PCPU，即pipeline)，包括IF(取指令....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-15 09:46 ?1755次閱讀
      RISC-V五級(jí)流水線CPU設(shè)計(jì)

      在testbench中如何使用阻塞賦值和非阻塞賦值

      本文詳細(xì)闡述了在一個(gè)testbench中，應(yīng)該如何使用阻塞賦值與非阻塞賦值。首先說結(jié)論，建議在tes....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-15 09:34 ?1209次閱讀
      在testbench中如何使用阻塞賦值和非阻塞賦值

      Verilog編寫規(guī)范

      用最右邊的字符下劃線代表低電平有效,高電平有效的信號(hào)不得以下劃線表示,短暫的有效信號(hào)建議采用高電平有....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-11 09:36 ?1092次閱讀

      DDR3 SDRAM配置教程

      DDR3 SDRAM(Double-Data-Rate ThreeSynchronous Dynam....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-10 09:42 ?4173次閱讀
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      基于FPGA的FIFO實(shí)現(xiàn)

      FIFO(First in First out)為先進(jìn)先出隊(duì)列，具有存儲(chǔ)功能，可用于不同時(shí)鐘域間傳輸....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-09 09:55 ?1464次閱讀
      基于FPGA的FIFO實(shí)現(xiàn)

      一文詳解AXI DMA技術(shù)

      AXI直接數(shù)值存取（Drect Memory Access，DMA）IP核在AXI4內(nèi)存映射和AXI....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-03 09:32 ?2515次閱讀
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      一文詳解Video In to AXI4-Stream IP核

      Video In to AXI4-Stream IP核用于將視頻源(帶有同步信號(hào)的時(shí)鐘并行視頻數(shù)據(jù)，....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-03 09:28 ?2772次閱讀
      一文詳解Video In to AXI4-Stream IP核

      FPGA在數(shù)字化時(shí)代的主要發(fā)展趨勢(shì)

      隨著數(shù)字化時(shí)代的飛速發(fā)展，人工智能（AI）、大數(shù)據(jù)分析、自動(dòng)駕駛等新興領(lǐng)域的需求不斷攀升。FPGA作....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-02 09:49 ?1739次閱讀
      FPGA在數(shù)字化時(shí)代的主要發(fā)展趨勢(shì)

      詳解Zynq中的SPI控制器

      本文簡單介紹Zynq中的SPI控制器。本文將“master”稱為“主機(jī)”；將“slave”稱為“從機(jī)....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-31 10:35 ?1889次閱讀
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      Zynq7000處理器的配置詳解

      添加好ZYNQ7 Processing System IP核后，需要對(duì)其進(jìn)行配置，雙擊彈出如下窗口。....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-27 09:37 ?2611次閱讀
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      FPGA學(xué)習(xí)筆記

      線網(wǎng)類型表示硬件電路元件之間實(shí)際存在的物理連線，有很多種：wire、tri、wor等等，當(dāng)然日常使用....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-27 09:34 ?1393次閱讀
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      基于Verilog語言實(shí)現(xiàn)CRC校驗(yàn)

      CRC即循環(huán)冗余校驗(yàn)碼：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長度可以....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-24 10:36 ?2557次閱讀
      基于Verilog語言實(shí)現(xiàn)CRC校驗(yàn)

      一文詳解Vivado時(shí)序約束

      Vivado的時(shí)序約束是保存在xdc文件中，添加或創(chuàng)建設(shè)計(jì)的工程源文件后，需要?jiǎng)?chuàng)建xdc文件設(shè)置時(shí)序....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-24 09:44 ?4832次閱讀
      一文詳解Vivado時(shí)序約束

      一文詳解Verilog HDL

      Verilog HDL（Hardware Description Language）是一種硬件描述語....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-17 15:17 ?4300次閱讀
      一文詳解Verilog HDL

      千兆網(wǎng)絡(luò)PHY芯片RTL8211E的實(shí)踐應(yīng)用

      以太網(wǎng)MAC模塊負(fù)責(zé)實(shí)現(xiàn)以太網(wǎng)MAC子層的功能，完成802.3ab的數(shù)據(jù)封裝與解封。其同時(shí)負(fù)責(zé)適配硬....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-17 13:56 ?9011次閱讀
      千兆網(wǎng)絡(luò)PHY芯片RTL8211E的實(shí)踐應(yīng)用

      基于FPGA的DS18B20數(shù)字溫度傳感器測(cè)溫實(shí)例

      本文將使用三段式狀態(tài)機(jī)（Moore型）的寫法來對(duì)DS18B20進(jìn)行測(cè)溫操作，以便了解DS18B20和....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-17 11:06 ?2460次閱讀
      基于FPGA的DS18B20數(shù)字溫度傳感器測(cè)溫實(shí)例

      AXI接口FIFO簡介

      AXI接口FIFO是從Native接口FIFO派生而來的。AXI內(nèi)存映射接口提供了三種樣式：AXI4....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-17 10:31 ?2136次閱讀
      AXI接口FIFO簡介