一文詳解Xilin的FPGA時鐘結構
?xilinx 的 FPGA 時鐘結構，7 系列 FPGA 的時鐘結構和前面幾個系列的時鐘結構有了很....
PCIe與PCI之間的區別
PCIe（Peripheral Component Interconnect Express）是繼I....
如何得到LUT與REG的使用比例
一、如何得到LUT與REG的使用比例 riple 我們先看一個FPGA工程的編譯結果報告： 在這個報....
三種高速乘法器實現原理
隨著3G技術的發展，關于圖像、語音、加密等數字信號處理技術隨處可見，而且信號處理的實時性也要求越高。....
硬件中常見的基本存儲元件的定義
鎖存器是電平觸發的存儲單元，數據存儲的動作取決于輸入時鐘（或者使能）信號的電平值，僅當鎖存器處于使能....
Vivado使用技巧時鐘的基礎知識
波形（waveform）以列表的形式給出，表中包含上升沿和下降沿在周期中的絕對時間，以ns為單位；第....
Vivado設計約束功能概述
XDC約束可以用一個或多個XDC文件，也可以用Tcl腳本實現；XDC文件或Tcl腳本都要加入到工程的....
LVDS電平以及LVDS25電平能否約束到這個BANK上呢？
當兩個banks的I/O口作為LVDS電平時，HR banks的I/O電壓VCCO只能為2.5V，H....
xilinx core generator里面的block ram介紹
CORE Generator里有很多的IP核，適合用于各方面的設計。一般來說，它包括了：基本模塊，通....
D觸發器為什么能對數據延遲一個時鐘周期
D觸發器在FPGA里用得很多，但我經常無法理解D觸發器為什么能對數據延遲一個時鐘周期（打一拍）。下面....
詳解邏輯單元的內部結構
邏輯單元（Logic Element，LE）在FPGA器件內部，用于完成用戶邏輯的最小單元。一個邏輯....
RapidIO：一種高性能、 低引腳數、 基于數據包交換的互連體系結構
PCI是廣泛用于計算機內器件互連的技術。傳統PCI技術也采樣類似于上述存儲器接口的并行總線方式，如T....
VIO在chipscope上的使用
一般情況下ILA和VIO都是用在chipscope上使用，VIO可以作為在chipscope時模擬I....
數字信號數據截位誤差抑制方法
FPGA數據在進行乘加過程中會面臨這數據位寬變大的問題，然而硬件資源是有限的，需要對數據最終位寬進行....
基于FPGA的以太網協議
是千兆網的MII接口，這個也有相應的RGMII接口，表示簡化了的GMII接口；GMII是8bit并行....
如何對xilinx FPGA進行bit文件加密
AES即高級加密標準，是一種區塊加密，當然也是對稱加密。區塊固定為128bit，秘鑰為128，192....
在FPGA設計中可以用LUT組建分布式的RAM
舉一個簡單的例子，如果要實現一個6*1的mux可以用一個6輸入的LUT或者是2個4輸入的LUT來實現....
ASIC/FPGA設計中的CDC問題分析
CDC(不同時鐘之間傳數據)問題是ASIC/FPGA設計中最頭疼的問題。CDC本身又分為同步時鐘域和....
一文詳細了解流水線設計
流水線設計就是將組合邏輯系統地分割，并在各個部分（分級）之間插入寄存器，并暫存中間數據的方法。目的是....
FPGA學習-基于FIFO的行緩存結構
在FPGA中對圖像的一行數據進行緩存時，可以采用FIFO這一結構，如上圖所示，新一行圖像數據流入到F....
在FPGA開發中盡量避免全局復位的使用？
在這些情況下，復位信號的變化與FGPA芯片內部信號相比看起來是及其緩慢的，例如，復位按鈕產生的復位信....
毛刺的產生原因：冒險和競爭
冒險按照產生方式分為靜態冒險 & 動態冒險兩大類。靜態冒險指輸入有變化，而輸出不應該變化時產生的窄脈....
卷積碼編碼及譯碼算法的基本原理
卷積碼是一種信道糾錯編碼，在通信中具有廣泛的應用。在發送端根據生成多項式進行卷積碼編碼，在接收端根據....
無流水的FIR濾波器設計
這里先用通俗易懂的語言描述一下流水線設計思想。假設小A要從成都到哈爾濱旅游，如果直接坐火車過去恐怕要....
FSK調制技術的MATLAB與FPGA設計
第三幅圖為連續相位FSK調制，也稱作CPFSK，可視作振蕩頻率隨基帶信號線性變化;第四幅圖為非連續相....
工商網監