在線學習SystemVerilog-Problem 7-9
這個題目的核心就是上面的圖片，模塊和端口已經被定義好了，黑色的框圖以及箭頭代表模塊和端口。我們需要做....
數字硬件建模SystemVerilog-按位運算符
經過幾周的更新，SV核心部分用戶自定義類型和包內容已更新完畢，接下來就是RTL表達式和運算符。
現代戰爭中常見的電子干擾分析
通過定位敵方通信網中的關鍵節點，利用通信對抗設備對其進行干擾，以此破壞敵方通信網的作戰效能。其中無線....
介紹幾個和OFDM相關的開源項目
在電信領域，正交頻分復用技術( OFDM - orthogonal frequency-divisi....
SystemVerilog-運算符/表達式規則
RTL建模中廣泛使用的運算符是條件運算符，也稱為三元運算符，該運算符用于在兩個表達式之間進行選擇——....
幾個用FPGA破解的項目-暴力破解MD5
MD5剛出來的時候的確加密性很強，但是經過幾年的發展，在1996年左右被發現是可以被破解的，同時在2....
一文詳解MIPI相關技術的開發
MIPI(移動行業處理器接口)是Mobile Industry Processor Interfac....
如何Dump IP中的寄存器及寄存器的意義
QDMA的驅動在進行版本升級時，可能會對部分寄存器的數值進行變更，用戶如果要進行升級，推薦升級到最新....
UG470文檔 page144 描述
fpga 上電時，默認是從 flash 的 0x00 地址開始讀數據。如 UG470 文檔 page....
視頻標準主要分為那些方面
生活中我們能看到以下視頻接口： ? VGA接口 ? HDMI接口 ? DP接口 ? DVI-D（Si....
如何在Vitis HLS中使用C語言代碼創建AXI4-Lite接口
您是否想創建自己帶有 AXI4-Lite 接口的 IP 卻感覺無從著手？本文將為您講解有關如何在 V....
如何導出IP以供在 Vivado Design Suite 中使用
在本篇博文中，我們將學習如何導出 IP 以供在 Vivado Design Suite 中使用、如何....
關于數字硬件建模SystemVerilog聯合體
聯合體是一個可以有多個數據類型表示的單個存儲元素，聯合體的聲明類似結構體，但推斷出的硬件非常不同。
FPGA的綜合和約束的關系
SystemVerilog是硬件設計和驗證語言的IEEE行業標準。標準編號為IEEE 1800。Sy....
XilinxCEDStore項目介紹
之前很多人問我有沒有好的代碼可以參考，我之前一直推薦的是官方的IP參考例程/IP源碼，但是不知道大家....
基于開源CNN的圖像壓縮算法項目介紹及實現
圖像壓縮從直觀上看就是壓縮圖像，這里的壓縮其實包括多個維度：一是直觀上的大小；二是信息壓縮，這里的信....
數字硬件建模SystemVerilog-枚舉數據類型
上一節介紹了已經被淘汰的$unit聲明空間，今天我們來看看一種重要的數據類型-枚舉數據類型。
數字硬件建模SystemVerilog的結構體表達式
結構體用于將多個變量組合在一個通用名稱下。設計通常具有邏輯信號組，例如總線協議的控制信號，或狀態控制....
利用axi_master接口指令端的幾個靜態參數的優化技巧
本文給大家提供利用axi_master接口指令端的幾個靜態參數的優化技巧，從擴展總線接口數量，擴展總....
數字硬件建模SystemVerilog-結構體
默認情況下，結構體會被非壓縮的。這意味著結構體的成員被視為獨立變量或常量，并以一個共同的名稱分組在一....
關于比特幣WK與HASH
WK實際上就是通過一系列算法，計算出符合要求的哈希值（HASH），從而爭取到記賬權。這個過程實際上就....
ARM也是一種精簡指令集架構
ARM的芯片產品應用領域非常廣泛，Cortex系列的處理器及Mali GPU主要應用于消費電子產品、....
FPGA的虛擬時鐘用于什么地方？
如果I/O路徑參考時鐘源于內部的衍生時鐘，那set_input_delay和set_output_d....
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