無論一輛汽車它是21世紀20年代初的輔助駕駛汽車，即帶有用于信息娛樂系統、傳動系統和自主駕駛員輔助系統（ADAS）的智能子網的汽車，還是未來3級 （Level 3）及以上的自動駕駛汽車（在車流中駕駛時只需最少的人力輔助），網絡化交通系統對硬件加速的需求正在迅猛增長。幾年前，由Nvidia，Mobileye和其他以CPU為中心的供應商推出的最受青睞的汽車智能模型都假設了一個集中式汽車網絡，其中由帶有增強DSP功能的多核RISC CPU來管理一套專用的子網絡。現在，關注點正在迅速轉向分布式汽車智能化，其中包含帶有相關視覺系統的復雜相機，具有來自物聯網世界的傳感器中樞架構的傳感器子網絡、以及用于車載信息娛樂系統（IVI）和ADAS的附加子網絡、以及傳動系統/動力系統子網絡，共同協作來實現自動駕駛汽車功能。

雖然Achronix預計未來的傳統車輛和自動駕駛車輛最喜歡的架構都將是分布式架構，但是任何一種網絡都需要比目前已經實現的架構更多的后備協處理能力。汽車網絡中預期的分布式計算架構將是異構的，需要從網絡控制到利用深度學習節點的并行對象識別的混合計算資源。結果，豪華輔助駕駛汽車中目前CPU的基數多達100個，而在自動駕駛汽車中可能會增加到幾百個CPU。傳感器中樞將需要后備圖像處理來實現扭曲和拼接效果；以太網需要IP進行數據包過濾/監控，以及與傳統CAN和FlexRay網絡的特殊橋接。在第一代汽車架構中使用整數個CPU和GPU，將遷移到需要可編程加速的高度專業化計算節點。

為了優化芯片面積和功率效率，在未來的汽車平臺上，相比固定功能的SoC或傳統的FPGA，將Speedcore?嵌入式FPGA（eFPGA）硅知識產權（IP）集成到SoC中以提供客戶可配置功能，是實現快速切換協處理的一個最佳選擇 。要了解更多關于處理過程的演變，請參見Achronix白皮書（WP008）：SoC中的EFPGA加速 - 了解Speedcore IP設計流程。

Speedcore eFPGA IP在異構汽車數據處理中的獨特作用

Speedcore eFPGA IP可以集成到ASIC或SoC中，以提供定制的可編程邏輯陣列。客戶指定他們的邏輯、內存和DSP資源需求，然后Achronix配置Speedcore IP以滿足他們的特定需求。Speedcore查找表（LUT）、RAM模塊和DSP64模塊可以像積木一樣進行組合，為任何給定應用創建最佳的可編程邏輯陣列。Speedcore eFPGA IP在汽車網絡集成方面提供獨特的優勢，無論是在現有設計中取代一個FPGA還是增強一個ASIC。

更高的性能 – 一個eFPGA通過寬闊的并行接口直接連接（無I / O緩沖器）到ASIC，提供顯著更高的吞吐量，延遲僅為個位數的時鐘周期。 在需要對迅速變化的交通狀況進行實時響應時，延遲非常重要。

更低的功耗：

可編程I / O電路的功耗占獨立FPGA總功耗的一半。一個 eFPGA直接連接到SoC，完全消除了大型可編程I / O緩沖器，從而降低了功耗。

一個eFPGA的面積可以根據最終應用的要求精確定制，并且可以調整工藝技術以實現性能和功耗的平衡。

更低的系統成本：

一個eFPGA的片芯占用面積比等效的獨立FPGA小得多，這是因為可編程I / O緩沖器，未使用的DSP和存儲器模塊以及過度配置的LUT和寄存器都全部被移除。

借助Speedcore定制模塊，可將定制功能作為附加模塊添加到eFPGA邏輯陣列中，并與傳統的LUT、RAM和DSP構建模塊一起添加。這種高效的實施方式極大地降低了片芯尺寸面積，最大限度地降低了功耗，其總體結果就是，大大降低了系統成本。有關更多詳細信息，請參閱Achronix白皮書（WP009）：使用Speedcore定制模塊來增強eFPGA功能。

更高的系統可靠性和良率 - 將FPGA功能集成到ASIC中，可以提高系統級信號完整性，并消除了在PCB上安裝一個獨立FPGA相關聯的可靠性和良率損失。

以ADAS為中心的處理模型

由于多個視覺處理系統的融合被認為是駕駛輔助和自動駕駛車輛的核心，所以先進駕駛員輔助系統（ADAS）在未來的汽車架構中保持了核心地位，即使被認為是管理者中的管理者的多核視覺處理器，也已經部分被取代了。涉及DSP和整數密集型任務兩者的圖像實時處理，最初被認為是從靜態相機或視頻圖像中提取信息以確定對象類型、位置和速度的問題。隨著設計人員為自動駕駛車輛做準備，ADAS處理器的角色已經擴展到包括視覺、紅外、超聲波、激光雷達（LIDAR）和雷達圖像的融合。在傳統的SoC和協處理器套件中，圖像預處理與CPU分開執行，并且必須通過一個或多個高速總線與CPU連接。即使ADAS架構的總線延遲得到改善，當協處理器在單獨的芯片中實現時，也會付出延遲的代價。因此，將eFPGA IP與統一ADAS架構中的CPU相結合，以確保在快速變化的交通狀況中有視覺、紅外或雷達警報的快速響應，這是可以驗證的最有效的方式。

將多個傳感器源與一個ADAS內核集成在一起，提供了Speedcore IP與一個CPU并行嵌入的一種理想應用場景。 Speedcore IP支持客戶將一個定制的可編程邏輯陣列嵌入到具有專用計算資源的標準化ASIC平臺中（請參見下圖，并請參閱第4頁）。在實踐中，這種集成化可以將從圖像源匯總的數據寫入CPU的緩存，而不是寫入獨立的SDRAM。 減少CPU的中斷意味著對移動中汽車視野里的物體有更多的實時響應。

視覺處理器（通常來自相機輸入的2D圖像，盡管已包括越來越多的3D圖像）可以依靠多年來在邊緣提取、格式轉換、色彩平衡和分辨率變化方面積累的圖形處理器研究。包括Ceva和Synopsys在內的一些處理器IP供應商，也在對象分類和識別中提升了卷積神經網絡的價值。以Nvidia為代表的，在這兩個領域都有經驗的CPU供應商，已經試圖在傳統的CPU / GPU任務與特定的神經網絡模式識別引擎之間取得平衡。對于汽車中的神經網絡子架構，正從需要高精度浮點DSP的早期成熟架構遷移到能夠使用低精度DSP內核的自我培訓推理引擎，Speedcore DSP64模塊為新的深度學習架構提供了大量的開銷。 對ADAS和視覺處理演變的一個共同認識是，實時汽車的態勢感知永遠不會有一個最佳的集中式ADAS處理器或SoC。總是會有意想不到的協同處理和加速任務被添加到ADAS中心內核中。

任何ADAS處理器固有的兩項附加功能是傳感器融合/中樞集成和網絡轉換。前者涉及將來自各種傳感器的信息進行組合和關聯：包括CMOS圖像、紅外、激光雷達和新興的小型化雷達等傳感器。網絡轉換是指以太網的主干網絡與CSI-2、FlexRay、CAN甚至更早的網絡協議的接口。雖然未來的一個ADAS SoC確實可以集成一個傳感器中樞或一個以太網MAC，但總是會有一些新興的功能，由CPU外部的外圍邏輯極好地提供。由于傳感器被聚合并且網絡在輸入到CPU之前在芯片內互連，所以通過減少暴露的接口來保持安全性是一個解決方案，同時通過片上集成來提高可靠性，對于許多這樣的任務而言將被證明是最佳的方案。

圖1：Speedcore陣列（左上）鏈接到CPU子系統及內存集群