国产精品久久久aaaa,日日干夜夜操天天插,亚洲乱熟女香蕉一区二区三区少妇,99精品国产高清一区二区三区,国产成人精品一区二区色戒,久久久国产精品成人免费,亚洲精品毛片久久久久,99久久婷婷国产综合精品电影,国产一区二区三区任你鲁

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

FPGA Verilog實現基本的圖像濾波處理仿真

FPGA學習交流 ? 2018-10-19 13:39 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

1、用matlab代碼,準備好把圖片轉化成Vivado Simulator識別的格式,即每行一個數據:
img = imread('E:\matlab\Images\2016-09-05-211710.jpg');
if size(img,3)==3
img = rgb2gray(img);
end
height = size(img, 1);
width = size(img, 2);
s = fopen('image2mem.txt','wb'); %opens the output file
cnt = 0;
for r=1:height
for c=1:width
cnt = cnt + 1;
grey=img(r,c);
greyb = dec2bin(grey,8);
Outbyte =greyb(1:8);

if (Outbyte(1:4) == '0000')fprintf(s,'0%X',bin2dec(Outbyte));
else fprintf(s,'%X',bin2dec(Outbyte)); end
if (mod(cnt,1) == 0)fprintf(s,'\r\n'); end
end
end
figure,imshow(img);
fclose(s);

2、EdgeSobel的Verilog源代碼:
`timescale 1ns / 1ps

module EdgeSobel
(
input clk,
input [7:0] inData,
input [11:0]x,
input [11:0]y,
output [7:0] outData
);
parameter pixel_depth=8;
parameter frame_width=640;
parameter block_width=3;
parameter block_height=3;

parameter shiftRegSize=pixel_depth*((block_height-1)*frame_width+block_width);

reg[shiftRegSize-1:0] shiftReg;
wire [block_width*block_height*pixel_depth-1:0] Window;

initial begin shiftReg=10264'b0;end

always@(posedge clk)if((x<640)&&(y<480))shiftReg<={shiftReg,inData};

genvar i,j;
generate
for(i = 0; i < block_height; i = i + 1) begin : array
for(j = 0; j < block_width; j = j + 1) begin : vector
assign Window[pixel_depth*(i * block_width + j)+:pixel_depth] =shiftReg[pixel_depth*(i*frame_width+j)+:pixel_depth];
end
end
endgenerate

wire [7:0] average;
assign average =
(Window[7:0]+Window[15:8]+Window[23:16]+
//Window[31:24]+Window[39:32]+Window[47:40]+
Window[31:24]+Window[39:32]+Window[47:40]+
Window[55:48]+Window[63:56]+Window[71:64])/9 ;

wire signed [pixel_depth+1:0] Gx;
wire signed [pixel_depth+1:0] Gy;
wire [pixel_depth+1:0] Gxabs;
wire [pixel_depth+1:0] Gyabs;
wire [pixel_depth+1:0] G;

assign Gx = shiftReg[pixel_depth*(0*frame_width+2)+:pixel_depth]
+2*shiftReg[pixel_depth*(1*frame_width+2)+:pixel_depth]
+ shiftReg[pixel_depth*(2*frame_width+2)+:pixel_depth]
- shiftReg[pixel_depth*(0*frame_width+0)+:pixel_depth]
-2*shiftReg[pixel_depth*(1*frame_width+0)+:pixel_depth]
- shiftReg[pixel_depth*(2*frame_width+0)+:pixel_depth];
assign Gy = shiftReg[pixel_depth*(2*frame_width+0)+:pixel_depth]
+2*shiftReg[pixel_depth*(2*frame_width+1)+:pixel_depth]
+ shiftReg[pixel_depth*(2*frame_width+2)+:pixel_depth]
- shiftReg[pixel_depth*(0*frame_width+0)+:pixel_depth]
-2*shiftReg[pixel_depth*(0*frame_width+1)+:pixel_depth]
- shiftReg[pixel_depth*(0*frame_width+2)+:pixel_depth];
assign Gxabs = (Gx>0)?Gx-Gx);
assign Gyabs = (Gy>0)?Gy-Gy);
assign G = Gxabs+Gyabs;

//assign outData = average; //平滑
assign outData = G[9:2]; //邊緣檢測
endmodule

3、仿真文件:tb_EdgeSobel.v
`timescale 1ns / 1ps

module tb_edgesobel;

reg clk;
reg [7:0] inData;
reg [19:0] cnt;
reg [9:0] row;
wire [7:0] outData;
reg [7:0] image [307199:0];
integer file_id;
reg [4:0] frame_cnt;


initial
begin
$readmemh("E:/matlab/Vivado/image2mem.txt", image);
file_id = $fopen("E:/matlab/Vivado/mem2image.txt","w");
clk = 0;
cnt = 0;
row = 0;
frame_cnt = 0;
end

EdgeSobel u_2
(
.clk(clk),
.x(1),
.y(1),
.inData(inData),
.outData(outData)
);

always #1 clk = ~clk;

always@(posedge clk)
begin
if(cnt == 307200)
begin
cnt = 0;
row = 0;
frame_cnt = frame_cnt + 1;
end
else
inData = image[cnt];
cnt = cnt+1;
if(frame_cnt==1)
begin
$fwrite(file_id, "%d ", outData);
if(((cnt % 640)==0) &&(cnt>0))
begin
$fwrite(file_id,"\r\n");
row = row + 1;
end;
end
end
endmodule

4、把輸出的txt文件轉化成圖片Matlab程序:
A=importdata('E:\matlab\Vivado\mem2image.txt');
A=A./255;
imshow(A);

注意這里的A是double類型的,直接進行imshow會全白,要轉化到0-1:A=A./255,或者把double類型轉化為整形。

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • FPGA
    +關注

    關注

    1660

    文章

    22410

    瀏覽量

    636252
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    FPGA 入門必看:Verilog 與 VHDL 編程基礎解析!

    很多開發者第一次接觸FPGA,都會有同樣的疑問:FPGA是硬件,不是軟件,怎么寫程序?答案就是用硬件描述語言(HDL),最常用的就是Verilog和VHDL。今天,我們就帶你入門,搞清楚FPG
    的頭像 發表于 01-19 09:05 ?448次閱讀
    <b class='flag-5'>FPGA</b> 入門必看:<b class='flag-5'>Verilog</b> 與 VHDL 編程基礎解析!

    如何使用FPGA實現SRIO通信協議

    本例程詳細介紹了如何在FPGA實現Serial RapidIO(SRIO)通信協議,并通過Verilog語言進行編程設計。SRIO作為一種高速、低延遲的串行互連技術,在高性能計算和嵌入式系統中廣
    的頭像 發表于 11-12 14:38 ?5764次閱讀
    如何使用<b class='flag-5'>FPGA</b><b class='flag-5'>實現</b>SRIO通信協議

    利用 NucleiStudio IDE 和 vivado 進行軟硬件聯合仿真

    本文利用NucleiStudio IDE 和 vivado 對 NICE demo協處理器進行軟硬件聯合仿真。 1. 下載demo_nice例程:https://github.com
    發表于 11-05 13:56

    使用NucleiStudio生成tb仿真需要的.verilog文件

    打開仿真頂層文件tb_top.v,存放在ITCM模塊里面的指令是通過readmemh函數讀入.verilog文件實現的: 下面通過對NucleiStudio IDE進行設置,實現將c
    發表于 11-05 07:07

    利用vivado實現對e200_opensource 蜂鳥E203一代的仿真

    基于Nuclei Studio 的 Nice Demo 協處理仿真生成的verilog文件可直接加入到tb里進行軟硬協同仿真,不過一代蜂鳥里面沒有添加NICE協
    發表于 10-31 06:14

    如何利用Verilog HDL在FPGA實現SRAM的讀寫測試

    本篇將詳細介紹如何利用Verilog HDL在FPGA實現SRAM的讀寫測試。SRAM是一種非易失性存儲器,具有高速讀取和寫入的特點。在FPGA
    的頭像 發表于 10-22 17:21 ?4341次閱讀
    如何利用<b class='flag-5'>Verilog</b> HDL在<b class='flag-5'>FPGA</b>上<b class='flag-5'>實現</b>SRAM的讀寫測試

    光纖圖像處理卡設計原理圖:520-基于ZU15EG 適配AWR2243的雷達驗證底板 XCZU15EG架構高速信號處理

    高速信號處理, FPGA光纖, 光纖圖像處理, XCZU15EG架構
    的頭像 發表于 08-28 10:39 ?627次閱讀
    光纖<b class='flag-5'>圖像</b><b class='flag-5'>處理</b>卡設計原理圖:520-基于ZU15EG 適配AWR2243的雷達驗證底板 XCZU15EG架構高速信號<b class='flag-5'>處理</b>板

    友思特方案 | FPGA 加持,友思特圖像采集卡高速預處理助力視覺系統運行提速增效

    圖像處理圖像處理關鍵中間環節,通過優化傳感器到主機的數據傳輸處理為后續減負。其算法依托硬件執行,搭載?
    的頭像 發表于 08-20 09:18 ?978次閱讀
    友思特方案 | <b class='flag-5'>FPGA</b> 加持,友思特<b class='flag-5'>圖像</b>采集卡高速預<b class='flag-5'>處理</b>助力視覺系統運行提速增效

    FPGA 加持,友思特圖像采集卡高速預處理助力視覺系統運行提速增效

    圖像處理圖像處理關鍵環節,可優化數據傳輸、減輕主機負擔,其算法可在FPGA等硬件上執行。友思特FPG
    的頭像 發表于 08-13 17:41 ?1115次閱讀
    <b class='flag-5'>FPGA</b> 加持,友思特<b class='flag-5'>圖像</b>采集卡高速預<b class='flag-5'>處理</b>助力視覺系統運行提速增效

    基于Matlab與FPGA的雙邊濾波算法實現

    前面發過中值、均值、高斯濾波的文章,這些只考慮了位置,并沒有考慮相似度。那么雙邊濾波來了,既考慮了位置,有考慮了相似度,對邊緣的保持比前幾個好很多,當然實現上也是復雜很多。本文將從原理入手,采用Matlab與
    的頭像 發表于 07-10 11:28 ?4559次閱讀
    基于Matlab與<b class='flag-5'>FPGA</b>的雙邊<b class='flag-5'>濾波</b>算法<b class='flag-5'>實現</b>

    【高云GW5AT-LV60 開發套件試用體驗】基于開發板進行深度學習實踐,并盡量實現皮膚病理圖片的識別

    收到開發板已經有一段時間了,最初申請的時候寫的是希望能夠實現基于fpga圖像識別相關的項目,最初對這個還是有些模糊的,不過這幾天折騰下來,似乎有點思路了,但是畢竟基礎還是有點薄弱,所以廢話不多
    發表于 06-11 22:35

    基于 FPGA 的任意波形發生器+低通濾波器系統設計

    圖像進行平滑去噪處理。 本次設計將用兩種方式實現低通濾波器。 方法一:利用Vivado自身具備的DDS和FIR的IP核實現; 方法二:通過
    發表于 05-07 15:34

    FPGA新品】正點原子L22開發板來了!采用紫光的Logos系列FPGA,適合工業控制、圖像處理、高速通信等領域!

    FPGA新品】正點原子L22開發板來了!采用紫光的Logos系列FPGA,適合工業控制、圖像處理、高速通信等領域! ATK-L22開發板采用紫光的Logos系列
    發表于 04-21 17:28

    進群免費領FPGA學習資料!數字信號處理、傅里葉變換與FPGA開發等

    ~ 01、數字信號處理FPGA實現 旨在講解前端數字信號處理算法的高效實現。首先概述了當前的FPGA
    發表于 04-07 16:41

    FPGA Verilog HDL語法之編譯預處理

    Verilog HDL語言和C語言一樣也提供了編譯預處理的功能。“編譯預處理”是Verilog HDL編譯系統的一個組成部分。Verilog
    的頭像 發表于 03-27 13:30 ?1435次閱讀
    <b class='flag-5'>FPGA</b> <b class='flag-5'>Verilog</b> HDL語法之編譯預<b class='flag-5'>處理</b>