本文轉(zhuǎn)自：半導(dǎo)縱橫

從單芯片設(shè)計(jì)到封裝級(jí)異構(gòu)集成的轉(zhuǎn)變正在重新定義半導(dǎo)體行業(yè)的現(xiàn)在和未來。大型單芯片集成電路在光刻技術(shù)和良率方面的局限性，以及成本和上市時(shí)間方面的優(yōu)勢(shì)，推動(dòng)了芯片組解決方案的發(fā)展。芯片組架構(gòu)可以將來自不同工藝節(jié)點(diǎn)的多個(gè)芯片集成到單個(gè)異構(gòu)封裝中。除了成本和良率優(yōu)勢(shì)外，芯片組解決方案還極大地提高了設(shè)計(jì)的模塊化程度，從而能夠更精確地將各種邏輯集成到單個(gè)封裝中。

Chiplet的出現(xiàn)

在封裝內(nèi)集成多個(gè)芯片是一種由來已久的理念和實(shí)踐，MCM 和 SiP 已經(jīng)流行了幾十年。然而，這些早期架構(gòu)并未針對(duì)成本或真正的模塊化進(jìn)行優(yōu)化，不同芯片之間的互連速度較慢，且軟件不統(tǒng)一。大約十年前，半導(dǎo)體公司決定克服這些限制：軟件被設(shè)計(jì)成將多芯片架構(gòu)視為一個(gè)統(tǒng)一的系統(tǒng)；專有互連接口（如 Infinity Fabric 和 BoW）降低了互連延遲；單片架構(gòu)被拆分成模塊，并使用不同的工藝節(jié)點(diǎn)制造，然后在封裝級(jí)別進(jìn)行集成，由此誕生了真正的芯片組（chiplet）。像 UCIe 標(biāo)準(zhǔn)這樣的開放接口進(jìn)一步加速了芯片組在不同 IP 核之間的集成。

傳統(tǒng)的二維/水平布局方式將多個(gè)芯片放置在有機(jī)或陶瓷基板上，由于走線和通孔等特征尺寸在 10μm 到 70μm 范圍內(nèi)，限制了芯片組的互連帶寬。先進(jìn)的解決方案，例如 2.5D 封裝，采用硅中介層（通常走線尺寸為 2μm），利用半導(dǎo)體制造工藝制造，作為多個(gè)芯片的載體，從而實(shí)現(xiàn)高密度互連。這些中介層隨后被連接到傳統(tǒng)的有機(jī)基板上，成為芯片組集成的可行方案。三維封裝方案將多個(gè)芯片堆疊在一起，并使用硅通孔 (TSV) 進(jìn)一步提高芯片間的互連帶寬，從而將芯片組的帶寬和延遲性能提升到了最佳水平。目前的芯片組封裝方案結(jié)合了 2.5D 和 3D 封裝技術(shù)，其中 2.5D 封裝負(fù)責(zé)處理核心與 I/O 核心之間的互連，而 3D 封裝則專注于邏輯核心與存儲(chǔ)核心之間的互連。先進(jìn)的封裝理念與芯片模塊化相結(jié)合，大大提高了封裝級(jí)互連密度。

互聯(lián)危機(jī)的形成

芯片封裝內(nèi)部的數(shù)據(jù)傳輸更具挑戰(zhàn)性和要求。在最新的工藝節(jié)點(diǎn)中，互連線的延遲相對(duì)于柵極/晶體管的延遲而言較高。此外，隨著導(dǎo)線變細(xì)，互連線的電阻 R 增大，更高的數(shù)據(jù)速率/頻率會(huì)進(jìn)一步加劇這種電阻增大。導(dǎo)線密度的增加也會(huì)增加互連線的電容 C。RC 的增加會(huì)導(dǎo)致芯片封裝內(nèi)部延遲的增加。

在多個(gè)芯片之間傳輸海量數(shù)據(jù)所需的功耗也在不斷增加。諸如采用大型緩存層次結(jié)構(gòu)的局部計(jì)算等架構(gòu)解決方案，通過TSV/3D連接處理核心和內(nèi)存/緩存，并將計(jì)算任務(wù)分布在不同的處理單元上，可以緩解這一挑戰(zhàn)。此外，對(duì)全環(huán)柵極晶體管結(jié)構(gòu)和替代銅互連材料的研究也正在蓬勃發(fā)展，這將進(jìn)一步緩解近期互連危機(jī)。

芯片互連設(shè)計(jì)面臨的挑戰(zhàn)要求具備扎實(shí)的電磁學(xué)、材料特性、接口專業(yè)知識(shí)和熟練的布局設(shè)計(jì)技能。深入了解設(shè)計(jì)和仿真工具的特性、物理原理和局限性，對(duì)于有效應(yīng)對(duì)這些現(xiàn)代挑戰(zhàn)至關(guān)重要，并能顯著縮短產(chǎn)品上市時(shí)間。基于這些強(qiáng)大的基礎(chǔ)框架，開發(fā)了更加動(dòng)態(tài)的流程和方法，從而能夠設(shè)計(jì)出損耗可控、交流瞬態(tài)響應(yīng)更佳、串?dāng)_和時(shí)延更低的芯片互連。

早期的系統(tǒng)級(jí)控制是在單個(gè)單芯片內(nèi)進(jìn)行的，但如今芯片組的時(shí)代要求在封裝級(jí)實(shí)現(xiàn)系統(tǒng)級(jí)集成。時(shí)鐘同步、時(shí)鐘偏移控制、全封裝電源管理、針對(duì)功耗高的處理核心和散熱能力較弱的I/O核心（分布在同一封裝的不同位置）的散熱解決方案、硅后驗(yàn)證挑戰(zhàn)、互連性能和一致性，所有這些都需要技術(shù)精湛且設(shè)備齊全的封裝設(shè)計(jì)和仿真工程師。

芯片組成功的關(guān)鍵推動(dòng)因素在于標(biāo)準(zhǔn)化設(shè)計(jì)生態(tài)系統(tǒng)的發(fā)展。諸如UCIe（通用芯片組互連高速標(biāo)準(zhǔn)）等開放標(biāo)準(zhǔn)正在實(shí)現(xiàn)不同廠商芯片組之間的互操作性。這為可重用芯片組IP的市場(chǎng)化創(chuàng)造了可能，從而縮短開發(fā)時(shí)間和降低成本，并促進(jìn)整個(gè)半導(dǎo)體生態(tài)系統(tǒng)的創(chuàng)新。

包括在同一晶圓內(nèi)堆疊晶體管層在內(nèi)的各個(gè)垂直領(lǐng)域的研究進(jìn)展，有望實(shí)現(xiàn)更大規(guī)模的器件尺寸縮放。目前，光子學(xué)已應(yīng)用于數(shù)據(jù)中心，用于在不同模塊間傳輸PB級(jí)數(shù)據(jù)；未來，襯底技術(shù)有望推動(dòng)光學(xué)技術(shù)在單個(gè)封裝內(nèi)的多個(gè)芯片間傳輸數(shù)據(jù)。玻璃襯底（而非有機(jī)襯底）也展現(xiàn)出巨大的潛力，由于玻璃的各向同性特性以及更好的熱/結(jié)構(gòu)管理（減少翹曲），在實(shí)現(xiàn)大尺寸器件的同時(shí)避免良率問題。玻璃通孔也有助于提高互連密度。碳納米管晶體管研究的成功成果有望將整個(gè)行業(yè)推向新的高度。未來幾十年，相關(guān)工具和制造生態(tài)系統(tǒng)可能會(huì)得到相應(yīng)的改進(jìn)。

隨著人工智能和異構(gòu)計(jì)算的快速發(fā)展，芯片組架構(gòu)有望在實(shí)現(xiàn)特定領(lǐng)域加速器方面發(fā)揮關(guān)鍵作用。CPU、GPU、AI 和內(nèi)存芯片組的模塊化集成將使高度定制化的系統(tǒng)能夠滿足特定工作負(fù)載的需求。

結(jié)論

目前，人工智能加速器類似于分布式超級(jí)計(jì)算系統(tǒng)，但封裝在單個(gè)芯片內(nèi)。對(duì)于此類復(fù)雜的集成電路，業(yè)界正在采用動(dòng)態(tài)混合解決方案來實(shí)現(xiàn)復(fù)雜的芯片組。過混合集成、2.5D 和 3D 技術(shù)以及創(chuàng)新的局部計(jì)算架構(gòu)，芯片組的互連密度和計(jì)算能力正被推向前所未有的高度。集成技術(shù)的進(jìn)步、開放接口和新型材料的出現(xiàn)，使得芯片組技術(shù)在當(dāng)今乃至可預(yù)見的未來仍然是復(fù)雜系統(tǒng)的可行解決方案。