在工業(yè)通信設(shè)備設(shè)計(jì)中，以太網(wǎng)變壓器和集成RJ45連接器的布局直接影響信號(hào)完整性、EMI性能及PoE穩(wěn)定性。我們基于行業(yè)規(guī)范（IEEE 802.3）以及相關(guān)技術(shù)指南，為工程師提供PCB關(guān)鍵布局策略。

一、核心組件布局規(guī)范

二、走線(xiàn)長(zhǎng)度與對(duì)稱(chēng)性

? 關(guān)鍵信號(hào)走線(xiàn)應(yīng)盡量短，減少高頻噪聲影響（含電源/地平面噪聲），并降低容性負(fù)載

? 差分線(xiàn)對(duì)應(yīng)盡量短且對(duì)稱(chēng)：從PHY芯片經(jīng)網(wǎng)絡(luò)變壓器到連接器的總長(zhǎng)應(yīng)<4英寸

? 差分對(duì)內(nèi)走線(xiàn)長(zhǎng)度差應(yīng)≤50mils（1.25毫米）且盡量對(duì)稱(chēng)。非對(duì)稱(chēng)/不等長(zhǎng)走線(xiàn)會(huì)引發(fā)共模噪聲

? 為減少線(xiàn)對(duì)間串?dāng)_，不同差分對(duì)間距需>50mils（1.25毫米）。此規(guī)則同樣適用于板上其他收發(fā)器電路

? 所有信號(hào)走線(xiàn)（尤其是差分對(duì)）應(yīng)避免殘樁，見(jiàn)圖3

? 差分線(xiàn)對(duì)內(nèi)部走線(xiàn)（如TD+與TD-）應(yīng)平行且等長(zhǎng)，以最小化延時(shí)差，降低共模噪聲和EMI

? 信號(hào)走線(xiàn)禁止跨越平面分割（圖4）。跨越分割會(huì)導(dǎo)致回流路徑異常，影響信號(hào)質(zhì)量并引發(fā)EMI

? MDI信號(hào)走線(xiàn)需具有50Ω對(duì)地或100Ω差分受控阻抗

三、差分線(xiàn)對(duì)布線(xiàn)指南

為盡量減少高速信號(hào)布線(xiàn)區(qū)域內(nèi)的串?dāng)_和傳播延遲對(duì)電路板的影響，請(qǐng)遵循以下布線(xiàn)指南：

? 數(shù)字信號(hào)遠(yuǎn)離模擬走線(xiàn)（≥300mils/7.5毫米）

? 若其它層的數(shù)字信號(hào)無(wú)法用地平面隔離，應(yīng)與差分對(duì)垂直布線(xiàn)

? 允許使用多口連接器模塊，但各電路信號(hào)需嚴(yán)格隔離

? 差分線(xiàn)對(duì)內(nèi)部最大間距≤10 mils

? 理想情況下信號(hào)路徑無(wú)交叉或過(guò)孔。盡量同層布設(shè)整對(duì)走線(xiàn)。過(guò)孔導(dǎo)致阻抗突變需最小化（每個(gè)走線(xiàn)最多2個(gè)過(guò)孔）。高速信號(hào)需最小化拐角和過(guò)孔數(shù)量。90°彎折需用雙45°替代（圖5）

? 走線(xiàn)離板邊距離需大于走線(xiàn)距地平面高度，使電場(chǎng)更易耦合至地平面

? 禁止在晶體/振蕩器下方布線(xiàn)，防止時(shí)鐘耦合。時(shí)鐘驅(qū)動(dòng)走線(xiàn)距開(kāi)孔的最小距離需大于最大孔徑尺寸

? 禁止在分割的參考平面上方布差分線(xiàn)對(duì)

? 差分線(xiàn)端接元件盡量靠近PHY芯片

四、走線(xiàn)幾何結(jié)構(gòu)

? 控制走線(xiàn)EMI輻射的關(guān)鍵：走線(xiàn)長(zhǎng)度及線(xiàn)寬/距地高度比。為降低電感，高速信號(hào)和靠近地/電源層的信號(hào)層應(yīng)盡量短而寬。理想寬高比為1:1至3:1。換層時(shí)若兩層距電源/地距離不等，需調(diào)整線(xiàn)寬以保持阻抗

? 每對(duì)信號(hào)差分阻抗應(yīng)為100Ω±15%。若工具無(wú)法設(shè)計(jì)差分走線(xiàn)，可設(shè)單端阻抗55-65Ω（前提是兩走線(xiàn)間距最小化）。例如：層I上差分對(duì)寬8mils（0.2mm）、厚2mils（0.05mm）、間距8mils（0.2mm），F(xiàn)R4層厚8mils（ER=4.7）時(shí)，單端阻抗約61Ω，差分阻抗約100Ω

? 當(dāng)差分對(duì)內(nèi)部走線(xiàn)間距<30mils（邊到邊）時(shí)，需補(bǔ)償邊緣耦合效應(yīng)（可能使差分阻抗降低達(dá)10Ω）

審核編輯 黃宇