今天我們要介紹的時序分析概念是generate clock。中文名為生成時鐘。generate clock定義在sdc中，是一個重要的時鐘概念。

它從master clock中取得的時鐘定義。master clock就是指create_clock命令指定的時鐘產(chǎn)生點，如圖所示：

我們可以用如下命令來描述generated clocks:

#定義master clock

create_clock -name CLKP -period 10 \

-waveform {0 5} [get_pins UPLL0/CLKOUT]

#在Q點定義generated clock

create_generated_clock -name CLKPDIV2 \

-source UPLL0/CLKOUT -add \

-master_clockCLKP -divide_by 2 [get_pins UFF0/Q]

一般我們把時鐘的源頭會定義成create_clock，而分頻時鐘則會定義為create_generated_clock. 兩者的主要區(qū)別在于CTS步驟，generated clock并不會產(chǎn)生新的clock domain, 而且定義generated clock后，clock path的起點始終位于master clock, 這樣source latency并不會重新的計算。

上圖中描述，如果我們給PLLCLK出來的三個分頻點定義為generate clock，則在trace clock tree時，工具會穿過這三個點，并不會產(chǎn)生新的clock，對工具來說，它會balance所有clock sink。這種情況下，clock tree通常會做得比較長一些。

相反，如果我們給這三個分頻點定義為create_clock，則在trace clock tree時，這三個點會生成各自新的clock tree，屬于他們自己的sink會分別做balance，但是相互之間會不做balance。而且它本身的input clock pin也會被當(dāng)成PLLCLK的sink進(jìn)行balance。