深度解析TLK10031單通道XAUI/10GBASE - KR收發器

在高速數據傳輸領域，TLK10031單通道XAUI/10GBASE - KR收發器是一款備受關注的產品。它在高速雙向點對點數據傳輸系統中發揮著重要作用，下面我們就來詳細了解一下這款收發器。

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一、設備概述

1.1 特性亮點

TLK10031是一款單通道多速率收發器，支持10GBASE - KR、XAUI和1GBASE - KX以太網標準，還能支持所有CPRI和OBSAI數據速率，最高可達10 Gbps。其高速側數據速率最高可達10.3125 Gbps，低速側最高可達5 Gbps，并且在高速和低速側都采用了差分CML I/O接口，可與背板、無源和有源銅纜或SFP +光模塊進行接口連接。

它還具有可選擇的參考時鐘和多種輸出時鐘選項，支持PRBS、CRPAT、CJPAT、高/低/混合頻率模式以及KR偽隨機模式的生成和驗證，還能進行方波生成。這些特性使得它在不同的應用場景中都能展現出強大的適應性。

1.2 應用場景廣泛

這款收發器適用于10GBASE - KR兼容的背板鏈路、10千兆以太網交換機、路由器和網絡接口卡等。它支持數據重定時操作，擁有兩個電源（1V核心電源和1.5或1.8V I/O電源），且無需電源時序要求。同時，它還具備發射去加重和接收自適應均衡功能，能延長背板/電纜的傳輸距離，支持10G - KR鏈路訓練、前向糾錯、自動協商以及巨型數據包支持。此外，它還擁有JTAG和IEEE 1149.1測試接口，采用65nm先進CMOS技術，能在工業環境溫度（ - 40°C至85°C）下工作，功耗標稱值為800 mW。

1.3 工作模式多樣

TLK10031主要有三種工作模式。在10GBASE - KR模式下，它能對低速度側輸入的XAUI數據進行序列化，并以64B/66B編碼格式在高速側輸出；同時也能對高速側輸入的64B/66B編碼數據進行反序列化，以XAUI 8B/10B格式在低速側輸出，還支持鏈路訓練和前向糾錯。

在通用SERDES模式下，它能進行2:1和4:1的序列化以及1:2和1:4的反序列化操作，低速側數據速率范圍為0.5 Gbps至5 Gbps，高速側為1 Gbps至10 Gbps，也支持1:1重定時模式，但速率限制在1 Gbps至5 Gbps。

另外，它還支持1G - KX（1.25 Gbps）模式，可通過軟件配置或自動協商啟用，若使用軟件配置，支持高達3.125 Gbps的數據速率。

二、引腳配置與功能

2.1 引腳屬性

TLK10031采用13mm x 13mm、144引腳的PBGA封裝，引腳具有多種功能。例如，HSTXAP/HSTXAN是高速發送輸出引腳，HSRXAP/HSRXAN是高速接收輸入引腳，INA[3:0]P/N是低速輸入引腳，OUTA[3:0]P/N是低速輸出引腳。

還有LOSA引腳用于接收信號丟失指示，LS_OK_IN_A和LS_OK_OUT_A分別用于接收和發送車道對齊狀態指示。此外，還有眾多控制和監測信號引腳，如PRBSEN用于使能PRBS，PRBS_PASS用于指示PRBS接收無錯誤等。

2.2 電源引腳

電源引腳方面，VDDA_LS/HS為SERDES模擬電源，VDDT_LS/HS為SERDES模擬電源提供端接和供電，VDDD為SERDES數字電源，DVDD為數字核心電源，VDDRA_LS/HS為SERDES模擬調節器電源，VDDO[1:0]為LVCMOS I/O電源，VPP為工廠編程電壓，VSS為接地引腳。

三、規格參數

3.1 絕對最大額定值

在工作的自由空氣溫度范圍內，DVDD、VDD_LS/HS、VDDT_LS/HS、VPP、VDDD的電源電壓范圍為 - 0.3V至1.4V，VDDR_LS/HS、VDDO[1:0]為 - 0.3V至2.2V，輸入電壓VI（LVCMOS、CML、模擬）為 - 0.3V至電源電壓 + 0.3V，工作結溫最高為105°C，表征的自由空氣工作溫度范圍為 - 40°C至85°C，存儲溫度為 - 65°C至150°C。

3.2 ESD額定值

人體模型（HBM）為±1000V，帶電設備模型（CDM）為±500V。

3.3 推薦工作條件

數字/模擬電源電壓VDDD、VDD_LS/HS、DVDD、VDDT_LS/HS、VPP標稱值為1.00V，范圍在0.95V至1.05V；SERDES PLL調節器電壓1.5V標稱時范圍為1.425V至1.575V，1.8V標稱時范圍為1.71V至1.89V；LVCMOS I/O電源電壓1.5V標稱時范圍為1.425V至1.575V，1.8V標稱時范圍為1.71V至1.89V。

3.4 電氣特性

高速側串行發送器的輸出差分峰 - 峰電壓擺幅可通過SWING設置進行調節，范圍從50mV pp到1740mV pp不等。同時，還規定了預/后光標強調電壓、輸出共模電壓、對內輸出偏斜、差分輸出信號上升/下降時間、串行輸出總抖動等參數。

高速側串行接收器對輸入差分電壓、輸入電容、抖動容限、差分輸入回波損耗等都有相應的要求和規范。

低速側串行發送器和接收器也有各自的電氣特性，如輸出差分峰 - 峰電壓擺幅、去加重電壓、輸出共模電壓等。

LVCMOS（VDDO）和時鐘的電氣特性也在文檔中有詳細說明，包括高/低電平輸出電壓、輸入電流、輸入電容等參數。

四、詳細功能描述

4.1 數據路徑概述

在10GBASE - KR模式下，發送數據路徑會對低速度側輸入的XAUI數據進行處理，包括反序列化、字節對齊、8B/10B解碼、時鐘容差補償、64B/66B編碼和加擾等操作，最終在高速側輸出。接收數據路徑則相反，對高速側輸入的64B/66B編碼數據進行反序列化、對齊、解擾、64B/66B解碼、8B/10B編碼等操作后在低速側輸出。

4.2 關鍵功能模塊

• 通道同步塊：通過檢測K28.5字符中的逗號模式，將接收到的串行數據與原始字節邊界對齊，確保數據正確解碼。
• 8B/10B編碼器和解碼器：編碼器將8位數據轉換為10位編碼數據，提高數據的轉換密度和時鐘恢復能力；解碼器則將10位編碼數據轉換回8位數據，當檢測到解碼錯誤時會在狀態寄存器中報告，并根據LOS覆蓋選擇情況斷言LOS引腳。
• 64B/66B編碼器/加擾器和解碼器/解擾器：編碼器對從MAC層接收到的數據進行64B/66B編碼和加擾操作；解碼器則進行相反的解擾和解碼操作，同時處理無效塊有效負載。
• 前向糾錯（FEC）：可選啟用，遵循IEEE 802.3 - 2008標準，能糾正長達11位的突發錯誤，在發送和接收數據路徑中都有相應的邏輯模塊。
• 發送和接收齒輪箱：發送齒輪箱將66位編碼、加擾后的數據轉換為16位寬的數據，以便發送到物理介質附件（PMA）設備；接收齒輪箱則確定66位碼字在輸入數據流中的邊界，并將其組裝成66位碼字后交給64B/66B解碼器。
• XAUI車道對齊/代碼生成（XAUI PCS）：處理XAUI接口中車道之間的最大30 UI的偏斜，通過特定的狀態機實現車道對齊。
• 時鐘容差補償（CTC）：通過插入或刪除空閑字符來補償XAUI接口兩側時鐘頻率的差異，可對CTC FIFO深度和高低水位閾值進行配置，以優化最大時鐘容差和數據包長度。

4.3 設備功能模式

• 10GBASE - KR模式：根據MODE_SEL和ST引腳設置以及MDIO寄存器1E.0001位10確定，數據在發送和接收路徑中經過一系列處理，實現高速數據傳輸。
• 1G - KX模式：通道同步塊用于將反序列化信號與10位字邊界對齊，8B/10B編碼器和解碼器可選擇旁路，TX CTC塊作為具有添加和刪除功能的FIFO，補償時鐘差異。
• 通用（10G）SERDES模式：在該模式下，發送數據路徑對低速度側的8B/10B編碼串行數據進行處理，包括反序列化、字節對齊、8B/10B解碼、車道對齊等操作后在高速側輸出；接收數據路徑則相反。同時，該模式還支持通道同步、8B/10B編碼和解碼、車道對齊方案等功能。

五、寄存器映射

文檔中詳細介紹了眾多寄存器，包括全局控制、通道控制、SERDES控制、覆蓋控制、環回測試模式控制、配置控制、時鐘控制、復位控制、通道狀態、錯誤計數器等寄存器。這些寄存器用于對設備的各種功能進行配置、控制和監測，每個寄存器的位定義和功能都有明確的說明，工程師可以根據實際需求進行相應的設置。

六、應用與實現

6.1 應用信息

TLK10031可用于將XAUI（低速端口）和10GBASE - R信號進行轉換，高速側滿足10GBASE - KR物理層標準，適用于PCB背板上的10 Gbps數據傳輸，也可用于光物理層，如10GBASE - SR或10GBASE - LR，通過與需要SFI或XFI電氣信號的光模塊接口。

6.2 典型應用

在路由器機箱內，TLK10031可用于支持10 Gbps以太網數據在背板上的傳輸，連接網絡處理器或MAC與交換機ASIC。設計時需要滿足10GBASE - KR和XAUI接口的相關要求，如信號速率、差分峰 - 峰輸出電壓、總抖動、編碼、加擾、自動協商、鏈路訓練等。

6.3 詳細設計步驟

• 電源供電：通過1V（標稱）電源為VDDD、VDDA、DVDD、VDDT和VPP供電，通過1.5V或1.8V（標稱）電源為VDDR和VDDO供電，電源精度應在5%或更好，注意避免PCB電源分配網絡的電阻損耗導致電壓低于規格。
• 參考時鐘：提供差分參考時鐘到REFCLK0P/N或REFCLK1P/N輸入端口，時鐘信號應AC耦合，差分幅度在250mV至2000mV峰 - 峰之間，對于10GBASE - R應用，時鐘頻率應為156.25 MHz或312.5 MHz，精度為100 ppm，盡量降低參考時鐘的抖動。
• 布局布線：所有串行輸入和輸出應遵循高速信號完整性的最佳實踐進行PCB布局，詳細的布局建議在文檔中有說明。

七、布局指南

7.1 高速數據路徑布局

• 信號傳輸線：高速數據路徑的CML輸入和輸出引腳應使用松散耦合的100 - Ω差分傳輸線連接，最小化差分對內偏斜，低速度信號的車道間偏斜最高可達30 UI。
• 阻抗匹配：高速串行信號應在PCB的頂層或底層以微帶格式布線，避免阻抗不連續，盡量減少過孔的使用，若必須使用過孔，應使其貫穿整個PCB厚度，去除未使用的內部層過孔焊盤，以提高阻抗匹配。
• AC耦合：每個高速數據路徑引腳應連接0.1 - uF的串聯AC耦合電容，若連接到具有內部AC耦合電容的SFP/SFP +光模塊，則無需使用外部電容。

7.2 時鐘布局

• 參考時鐘：TLK10031需要低抖動的參考時鐘，參考時鐘輸入引腳有內部100 - Ω差分端接，無需外部端接，兩個參考時鐘輸入都應AC耦合，優選0.1 - μF電容。
• CLKOUT：CLKOUTAP/N CML輸出引腳必須AC耦合，使用0.1 - μF AC耦合電容。

7.3 控制引腳和接口布局

• MDIO接口：支持IEEE 802.3以太網規范的MDIO接口，MDIO引腳需要上拉到VDDO[1:0]，MDC引腳若由推挽MDIO主設備驅動則無需上拉，若由開漏MDIO主設備驅動則需要上拉到VDDO[1:0]。
• JTAG接口：主要用于設備測試，若不使用，除TDI和TCK必須接地外，其他引腳可留空。
• 未使用引腳：未使用的LVCMOS輸入引腳應接地，未使用的LVCMOS輸出引腳可留空，未使用的CML差分輸出引腳可留空，未使用的CML差分輸入引腳應通過共享的100 - Ω電阻接地。

八、總結

TLK10031單通道XAUI/10GBASE - KR收發器功能強大，具有多種工作模式和豐富的特性，適用于多種高速數據傳輸應用場景。在設計過程中，需要嚴格遵循其規格參數和布局指南，以確保設備的正常運行和性能優化。各位工程師在實際應用中，還需根據具體需求進行進一步的調試和優化，你在使用這款收發器的過程中遇到過哪些問題呢？歡迎在評論區分享交流。