上海先楫半導體科技有限公司(先楫半導體， HPMicro) 基于國產高性能MCU HPM6P00推出純硬件高刷新率的LED車尾燈解決方案。

HPM6P00系列MCU是先楫半導體推出的高性能MCU，該MCU搭載單核32位RISC-V處理器，主頻高達600MHz,內置1MB ?速Flash和256KB SRAM，32KB 高速緩存 (I/D Cache)，128KB ILM(本地指令存儲器)和128KB DLM(本地數據存儲器) 零等待RAM。該系列支持2個集成電路內置音頻總線I2S，每個I2S支持多種音頻標準如I2S，LSB對齊，MSB對齊，PCM，TDM等，能滿足多種單聲道和立體聲應。每個I2S支持4路發送數據信號和4路接收數據信號，支持工作在主模式和從模式，支持獨立的時鐘配置，可以支持多種碼率的音頻。I2S 每個 TX 帶有8字深，32位寬的輸入輸出FIFO緩沖區域，為高速數據流輸出提供了硬件基礎。

本車尾燈顯示方案基于HPM6P00的I2S接口，結合鏈式DMA與SPI外設，實現對LED行驅動芯片（ICN2012）與列驅動芯片（ICN2038）的高效控制。通過利用I2S多通道同步輸出特性，配合鏈式DMA自動完成整屏掃描與數據刷新，實現了CPU 零負載參與刷屏過程，僅需在后臺更新顯存數據，系統性能遠超傳統GPIO掃描方式，刷新率與顯示效果顯著提升。

方案特性

1、核心特性：

全硬件自動掃描：基于鏈式DMA + I2S + SPI協同工作，刷屏過程無需CPU介入。

高刷新率與低延遲：支持最高25MHz驅動時鐘，單行（128列）掃描時間僅約7μs。

靈活的色彩深度：支持RGB111/222/333/444/555等多種灰度等級。

強大的擴展能力：單系統最多可驅動 256列 × 232行 LED點陣。

高可靠性設計：支持R/G/B信號分流控制（R2/G2/B2），避免過流風險。

2、關鍵性能指標：

當前硬件配置：128列 × 26行

最大理論擴展：256列（基于8×32位FIFO）× 232行（基于32位GPIO組解碼）

掃描時鐘：≤ 25MHz（受驅動芯片限制）

CPU占用率：刷屏期間 0%

數據更新方式：CPU僅更新SRAM中的顯示緩沖區，由DMA自動搬運至I2S發送

系統架構

1、本方案以先楫半導體HPM6P00系列高性能MCU為核心控制器，充分發揮其豐富的外設與高帶寬互聯架構。系統利用其兩路I2S接口共8個發送通道，分別控制LED的色光與鎖存信號（R1/G1/B1、R2/G2/B2、LE、OE）。其中，R2/G2/B2通道可根據設計需求，用于擴展驅動能力或實現信號分流，以支持更高密度或更大電流的LED陣列。行選控制則由一組GPIO實現，用于尋址與使能相應的行驅動芯片。

2、為確保兩路I2S輸出數據嚴格同步，本方案引入SPI模塊作為主時鐘源，由其提供統一的位時鐘（SCLK）至兩個I2S接口，從而保證色彩與控制信號的時序對齊。

3、整個掃描與刷新流程完全由鏈式DMA自主協調，無需CPU介入。DMA自動從顯存搬運數據，通過I2S發送至驅動芯片，并同步控制GPIO切換行選，實現了從內存到屏端的全硬件自動化驅動。

4、系統整體架構如下圖所示，清晰展示了數據流、控制流與時鐘關系：

軟件設計

該方案軟件采用分層與硬件加速協同的設計架構，實現了從圖形渲染到信號輸出的全流程高效管理。其核心在于利用鏈式DMA構建了一個自主運行的刷新“引擎”，使CPU在刷屏過程中完全解放。具體數據流與控制流如下圖所示：

1、架構核心解讀：

a. 應用層： 僅負責內容的生成與更新（如圖形、動畫），將最終幀數據寫入顯存緩沖區。

b. 顯存雙緩沖： 在SRAM中開辟兩個緩沖區，前臺用于DMA讀取發送，后臺用于應用寫入，避免畫面撕裂，實現平滑更新。

c. 鏈式DMA控制器（核心引擎）：

ROW鏈表：像一個預設好的“行掃描腳本”，每個節點自動完成一行LED的驅動（切換行+發送該行所有列數據）。所有節點鏈接成環，實現周而復始的自動掃描。

SET鏈表：是關鍵的性能優化設計。它充當“導演”角色，在每一幀刷新開始時，自動修改所有ROW節點中指向顯存的地址，使其指向新一幀的數據。這避免了為每一行重復配置DMA，極大地節省了內存和CPU配置開銷。

d. 硬件輸出層： I2S在SPI提供的主時鐘下同步工作，將DMA搬運來的并行像素數據，轉化為串行信號輸出至LED驅動芯片，完成最終的電平控制。

2、DMA鏈式配置：

a. ROW鏈表：

每個節點對應一行的掃描過程：先輸出行選信號（通過GPIO組），隨后通過I2S發送該行對應的所有列RGB數據。

所有行的ROW節點鏈接成一個循環鏈表，DMA自動依次執行，實現連續行掃。

b. SET鏈表：

用于在幀刷新時，批量更新所有ROW節點中對應的顯存源地址（指向新幀數據）。

此設計避免了為每一行單獨預配置大量DMA描述符，極大節省了RAM開銷。

總結而言： 此架構通過“雙緩沖顯存”與“ROW+SET雙鏈表DMA”的精密配合，構建了一個高度自動化、低延遲的刷新流水線。CPU僅在后臺更新顯存內容，刷屏全流程由DMA驅動硬件自主完成，實現了極致的性能與效率。

性能實測

1、測試條件

顯示分辨率：128列 × 26行

色彩深度：RGB555（16位色）

I2S時鐘：25MHz (受限驅動芯片頻率)

驅動芯片限制頻率：25MHz

2、實測結果

單行掃描時間：約7μs（128列數據）

整幀刷新時間：26行 × 7μs x 32(RGB555)≈ 6ms

理論最大幀率：≥ 100 fps（純掃描，不含渲染時間）

CPU占用率：刷屏期間 0%（由DMA全權負責）

數據更新延遲：CPU寫入顯存后，最晚在下一幀即可顯示（雙緩沖機制下無撕裂）

3、優勢對比