SN65LVDS95-Q1 LVDS SERDES 發射器：特性、應用與設計指南

在電子工程師的日常工作中，高速數據傳輸和低電磁干擾（EMI）設計是常見的挑戰。今天，我們就來深入探討一下德州儀器（TI）的 SN65LVDS95-Q1 LVDS SERDES 發射器，看看它是如何應對這些挑戰的。

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產品概述

SN65LVDS95-Q1 是一款專為汽車應用而設計的 LVDS（低壓差分信號）串行器/解串器（SERDES）發射器。它集成了三個 7 位并行加載串行輸出移位寄存器、一個 7 倍時鐘合成器和四個 LVDS 線路驅動器，能夠將 21 位單端 LVTTL 數據通過 4 個平衡對導體同步傳輸到兼容的接收器，如 SN65LVDS96。

主要特性

• 高速數據傳輸：支持高達 1.36 Gbps 的數據通道壓縮吞吐量，適用于點對點子系統通信。
• 低 EMI：采用 LVDS 技術，有效降低電磁干擾。
• 單電源供電：僅需一個 3.3V 電源，典型功耗為 250mW。
• 寬輸入頻率范圍：鎖相環（PLL）輸入頻率范圍為 20MHz 至 68MHz。
• 低功耗：禁用時功耗小于 1mW。
• ESD 保護：總線引腳可承受 6KV HBM ESD。
• 工業溫度范圍：工作溫度范圍為 -40°C 至 85°C。

技術細節

工作原理

當傳輸數據時，數據位 D0 至 D20 在輸入時鐘信號（CLKIN）的上升沿被加載到 SN65LVDS95 的寄存器中。CLKIN 的頻率被乘以 7 倍，然后用于以 7 位切片的方式串行卸載數據寄存器。三個串行數據流和一個鎖相時鐘（CLKOUT）被輸出到 LVDS 輸出驅動器。CLKOUT 的頻率與輸入時鐘 CLKIN 相同。

電氣特性

在推薦的工作條件下，SN65LVDS95-Q1 具有一系列出色的電氣特性，包括輸入電壓閾值、差分穩態輸出電壓幅度、共模輸出電壓等。例如，差分穩態輸出電壓幅度在 RL = 100Ω 時為 247mV 至 454mV，穩態共模輸出電壓為 1.125V 至 1.375V。

時序要求

該發射器對輸入時鐘周期、高電平輸入時鐘脈沖寬度、數據建立時間和保持時間等時序參數有明確要求。例如，輸入時鐘周期的最小值為 14.7ns，最大值為 50ns。

應用案例

16 位總線擴展

在 16 位總線應用中，來自總線收發器的 TTL 數據和時鐘到達 LVDS SERDES 發射器的并行輸入。片上 PLL 將時鐘與輸入的并行數據同步，數據被多路復用到三個不同的線路驅動器中，完成 TTL 到 LVDS 的轉換。時鐘也被轉換為 LVDS 并提供給單獨的驅動器。在接收器端，LVDS 數據和時鐘被恢復并轉換回 TTL，然后被解多路復用為并行格式。

帶奇偶校驗的 16 位總線擴展

在上述應用的基礎上，添加奇偶校驗位可以提供數據傳輸的可靠性保證。發送端的收發器/奇偶校驗生成器對字節進行奇偶校驗計算，并將計算結果與數據一起發送。接收器端的收發器/奇偶校驗生成器進行奇偶校驗計算，并比較輸入字節與奇偶校驗位的值，如果檢測到不匹配則斷言奇偶校驗錯誤輸出。

低成本虛擬背板收發器

LVDS SERDES 可以應用于虛擬背板收發器（VBT）。通過在子系統串行鏈路的兩個方向上實現單獨的 LVDS SERDES 芯片組，可以實現 VBT 的概念。根據應用需求，設計者可以選擇包括奇偶校驗和控制信號延遲線等功能。通過適當配置時鐘和控制線路，可以實現半雙工或全雙工操作。

封裝與訂購信息

SN65LVDS95-Q1 采用 TSSOP（DGG）封裝，引腳數為 48。可訂購的部件編號為 SN65LVDS95DGGRQ1，頂側標記為 65LVDS95Q。具體的封裝和訂購信息可參考文檔末尾的封裝選項附錄或 TI 網站。

設計建議

在使用 SN65LVDS95-Q1 進行設計時，以下幾點建議可能會對你有所幫助：

• 電源設計：確保電源的穩定性，可使用適當的去耦電容來減少電源噪聲。
• 布局布線：遵循 LVDS 信號的布線規則，盡量減少信號干擾和反射。
• ESD 保護：雖然芯片本身具有一定的 ESD 保護能力，但在設計中仍可考慮添加額外的 ESD 保護措施。
• 時鐘設計：選擇合適的時鐘源，并確保時鐘信號的穩定性和準確性。

SN65LVDS95-Q1 LVDS SERDES 發射器是一款功能強大、性能出色的高速數據傳輸器件。它在汽車應用和其他高速數據傳輸場景中具有廣泛的應用前景。希望通過本文的介紹，你對該產品有了更深入的了解。在實際設計中，你是否會考慮使用這款發射器呢？歡迎在評論區分享你的想法。