深入解析RENESAS RC38312/RC38112：高性能時鐘合成器的技術奧秘

在現代電子系統中，時鐘信號的穩定性和低相位噪聲對于確保系統的高性能和可靠性至關重要。RENESAS的RC38312/RC38112作為一款超低頻相位噪聲無線電同步器、多頻時鐘合成器和數控振蕩器（DCO），為4G和5G RF收發器以及高速SerDes應用提供了卓越的解決方案。本文將深入剖析這款器件的特性、功能和應用，為電子工程師們在設計中提供有價值的參考。

文件下載：Renesas Electronics RC38x12 FemtoClock?3無線同步器.pdf

一、器件概述

RC38312/RC38112具備超低的帶內相位噪聲和雜散特性，能夠輸出抖動低于25fs - rms的時鐘信號，滿足112Gbps和224Gbps SerDes的嚴格要求。它擁有四個差分時鐘輸入和十二個差分時鐘輸出，其中八個差分輸出可配置為LVDS、HCSL（AC - LVPECL）或CML輸出，四個差分輸出可配置為LVDS或HCSL（AC - LVPECL）輸出，也可各自配置為兩個LVCMOS輸出。這種靈活的配置使得該器件能夠適應多種不同的應用場景。

二、關鍵特性

超低相位噪聲

該器件的合成器具有超低的相位噪聲，在12kHz至20MHz范圍內，抖動低于25fs RMS（4MHz HPF）。這一特性對于對相位噪聲敏感的應用，如高速數據傳輸和無線通信，至關重要。

多域獨立控制

它擁有三個獨立的低相位噪聲同步域和四個獨立的低相位噪聲頻率域，提供了更高的靈活性和控制能力。不同的域可以獨立配置和操作，以滿足不同的系統需求。

接口支持

支持JESD204B/C標準，這使得它能夠與其他符合該標準的設備進行無縫連接，增強了系統的兼容性和互操作性。

時間同步功能

具備時間同步模塊，包括時間數字轉換器（TDC）、時間計數器（TOD）和PTP時鐘。這些功能使得該器件能夠實現精確的時間同步，適用于需要高精度時間參考的應用，如工業自動化和通信網絡。

豐富的輸出配置

十二個時鐘輸出帶有獨立的整數分頻器，可根據需要靈活調整輸出頻率。輸出類型包括LVDS、HCSL（AC - LVPECL）、CML和LVCMOS，能夠滿足不同負載和接口的要求。

寬輸出頻率范圍

CML輸出頻率范圍為DC至2.5GHz，LVDS或HCSL輸出頻率范圍為DC至1GHz，LVCMOS輸出頻率范圍為DC至250MHz。這種寬頻率范圍使得該器件能夠適應多種不同的應用場景。

三、功能模塊詳解

設備頻率參考

RC38312/RC38112需要一個設備頻率參考，可以使用外部晶體諧振器或外部振蕩器來實現。晶體諧振器的諧振頻率必須在25MHz至80MHz之間，而外部振蕩器則需要提供頻率在25MHz至100MHz之間的低相位噪聲時鐘。頻率參考的相位噪聲、準確性和穩定性直接影響到器件輸出時鐘的性能。

模擬PLL（APLL）

內部APLL的帶寬約為1MHz，能夠鎖定到頻率參考并合成超低頻相位噪聲的時鐘信號。根據器件版本的不同，其輸出頻率范圍可以是9.70GHz至10.40GHz或9.30GHz至10.0GHz。APLL繼承了頻率參考的頻率準確性，決定了設備的自由運行頻率準確性。

整數輸出分頻器（IOD）

每個IOD可以將輸入時鐘除以一個可編程的23位整數值，從而實現輸出頻率的靈活調整。

分數輸出分頻器（FOD）

FOD能夠將APLL時鐘進行分頻，合成具有可編程頻率的低相位噪聲時鐘。它支持整數分頻、有理數分頻和分數分頻，頻率分辨率可達1萬億分之一。當配置為分數分頻時，FOD可以作為DCO使用，并且能夠抵消通過組合總線對APLL進行的數字頻率調整，使得其輸出頻率幾乎不受APLL數字控制的影響。

數字PLL（DPLL）

DPLL可以鎖定到1kHz至33MHz的參考頻率，通過組合總線使用數字頻率控制字來控制其相應的合成器（APLL或FOD）。DPLL支持1mHz至1kHz的環路濾波器設置，并且可以工作在自由運行、獲取、正常、保持和無縫切換五種狀態。

參考監視器

參考監視器可以持續監測參考信號的丟失和頻率偏移，根據用戶編程的閾值進行判斷。這有助于確保系統的穩定性和可靠性，及時發現并處理參考信號的異常情況。

SYSREF控制器

該器件包含一個SYSREF控制器，可以在任何OUT[11:0]輸出上輸出SYSREF信號。SYSREF控制器可以通過多種方式觸發，如電平敏感的GPIO信號、寄存器位控制等，并且可以控制多個連接的RC38312/RC38112設備同時生成同步的SYSREF信號。

時間同步模塊

時間同步模塊包括TOD和合成相位抖動測量功能，以及TDC用于精確的相位和時間比較。TOD和合成相位抖動測量可以確保輸出時鐘的時間準確性，而TDC則可以在不同信號之間進行精確的時間測量和比較，適用于需要高精度時間同步的應用。

四、應用信息

電源考慮

該器件沒有電源供應順序要求，但如果$V_{DDOx}$或$VDD_CLK$在$VDDDIG$之后達到$V{DD}$標稱值的90%，則必須發起軟復位或主復位以確保輸出分頻器同步。在進行電源和電流消耗計算時，可以使用Renesas IC Toolbox（RICBox）軟件工具。

上電復位和復位控制器

上電后，內部上電復位（POR）信號在$V_{DDXO}$、$VDD_DCD$和$DDD33DIG$電源都達到$V{DD}$標稱值的90%后20ms被觸發。主復位序列可以通過nMR引腳的電壓變化來啟動，在復位過程中，時鐘輸出的狀態會根據配置進行調整。

未使用引腳的建議

未使用的CLKIN/nCLKIN引腳應保持浮空，LVCMOS控制引腳具有內部上拉電阻，未使用的LVCMOS輸出引腳應配置為高阻抗狀態以防止噪聲產生，未使用的差分輸出引腳應保持浮空或進行適當的端接。

晶體接口驅動

當驅動晶體接口時，XOUT引腳應保持浮空，XIN輸入可以由AC耦合的LVCMOS驅動器或AC耦合差分驅動器的一側進行驅動。XIN引腳內部偏置為0.6V，輸入電壓擺幅應在0.5V峰 - 峰至1.2V峰 - 峰之間，壓擺率不應小于0.2V/ns。

差分輸出端接

該器件的可編程差分時鐘輸出支持LVDS、HCSL和CML，不同的輸出類型可以采用不同的端接方式。對于LVDS、HCSL或CML接收器，可以采用直接耦合的方式；對于其他類型的差分接收器，可以采用AC耦合的方式。在進行端接時，需要根據接收器的規格選擇合適的端接電阻和偏置電壓。

五、總結

RENESAS的RC38312/RC38112是一款功能強大、性能卓越的時鐘合成器和同步器，具有超低的相位噪聲、豐富的功能和靈活的配置選項。它適用于多種應用場景，如5G無線單元、高速數據傳輸和高精度時間同步等。電子工程師們在設計中可以充分利用該器件的特性，提高系統的性能和可靠性。在實際應用中，需要根據具體的系統需求進行合理的配置和優化，同時注意電源管理、引腳使用和端接等方面的問題，以確保器件的正常工作和最佳性能。你在使用類似器件的過程中遇到過哪些挑戰呢？歡迎在評論區分享你的經驗和見解。