ADS92x4R 是一款引腳兼容、高速、雙通道、同步采樣、模數(shù)轉(zhuǎn)換器 （ADC），具有集成基準(zhǔn)電壓源和基準(zhǔn)電壓源緩沖器。該器件可在單電源 5V 上工作，并支持單極性、全差分模擬輸入信號，具有出色的直流和交流規(guī)格。該器件具有出色的交流性能，模擬輸入頻率高達(dá)1.5 MHz，這使得該器件適用于寬帶寬數(shù)據(jù)采集（DAQ）系統(tǒng)。

該器件支持SPI兼容串行（增強(qiáng)型SPI）和字節(jié)寬并行接口，使該器件易于與各種微控制器、數(shù)字信號處理器（DSP）和現(xiàn)場可編程門陣列（FPGA）配對。該器件還支持?jǐn)?shù)據(jù)平均功能，可在嘈雜的環(huán)境中提供交流性能提升。

該器件采用節(jié)省空間的 5 mm × 5 mm VQFN 封裝。ADS92x4R的額定溫度范圍為–40°C至+125°C。
*附件：ads9234r.pdf

特性

• 高分辨率、高通量：
  • ADS9224R：16 位，3 MSPS，低延遲：333 ns
  • ADS9234R：14 位，3.5 MSPS，低延遲：285 ns
• 兩個單極性、全差分同時采樣通道
• 優(yōu)異的直流和交流性能：
  • ADS9224R：
    • 16 位 NMC DNL，最大 ±2LSB INL
    • 94 dB 信噪比，–109 dB 總諧波差
    • 1 MHz時為88 dB SINAD
  • ADS9234R：
    • 14 位 NMC DNL，最大 ±1-LSB INL
    • 85.6 dB SNR，–106 dB THD
    • 1 MHz時為84 dB SINAD
• 功能集成：
  • 內(nèi)部基準(zhǔn)電壓源和基準(zhǔn)電壓緩沖區(qū)
  • 用于設(shè)置共模的內(nèi)部 REFby2 緩沖器
  • 數(shù)據(jù)平均
• 用于MCU和FPGA的增強(qiáng)型SPI接口：
  • 使用 MCU 讀取數(shù)據(jù)的寬讀取周期
  • 時鐘重定時器，用于使用數(shù)字隔離器進(jìn)行數(shù)據(jù)傳輸
  • FPGA 的 DDR 模式
  • 并行字節(jié)模式，易于接口
• 擴(kuò)展溫度范圍：–40°C 至 +125°C

參數(shù)

方框圖

ADS9234R 是德州儀器推出的引腳兼容型雙通道同步采樣 SAR ADC（含 16 位 ADS9224R、14 位 ADS9234R），核心優(yōu)勢是低延遲、高吞吐量及豐富接口選項，專為高速數(shù)據(jù)采集、計量等場景設(shè)計。

核心參數(shù)與特性

• 分辨率與性能 ：ADS9234R 為 14 位分辨率（無失碼），INL 最大 ±1 LSB，DNL 最大 ±0.5 LSB；1 MHz 輸入時 SNR 達(dá) 85 dB、THD 低至 - 106 dB，通道隔離度 - 115 dB。
• 采樣與延遲 ：最高采樣率 3.5 MSPS，轉(zhuǎn)換延遲僅 285 ns；支持兩通道同步采樣，模擬輸入帶寬 52 MHz，適配寬頻信號采集。
• 輸入與參考 ：支持單極性全差分輸入，滿量程范圍 ±4.096 V；集成 2.5 V 精密基準(zhǔn)電壓源（溫漂 15 ppm/°C）及參考緩沖器，含 REFby2 緩沖器用于設(shè)置共模電壓。
• 接口與功能 ：增強(qiáng)型 SPI 接口支持 SDR/DDR 模式、并行字節(jié)模式及時鐘重定時器功能，適配 MCU/FPGA；支持 2/4 路 SDO 輸出，SCLK 頻率最高 60 MHz；具備數(shù)據(jù)平均（2/4 樣本）功能，提升噪聲環(huán)境下性能。
• 供電與功耗 ：模擬電源 4.5 V-5.5 V，數(shù)字電源 1.65 V-5.5 V；3 MSPS 采樣率下模擬功耗典型值 24.3 mA，掉電模式僅 1 μA。

應(yīng)用場景

適用于光學(xué)編碼器、聲納接收器、光網(wǎng)絡(luò)（EDFA 增益控制）、電能質(zhì)量監(jiān)測、數(shù)字電源、I/Q 解調(diào)器、醫(yī)療成像（CT/MRI）及阻抗分析儀等場景。

封裝與訂購信息

• 采用 5mm×5mm 32 引腳 VQFN 封裝，帶裸露熱焊盤。
• 量產(chǎn)型號包括大卷帶（3000 片 / 卷）和小卷帶（250 片 / 卷）版本，符合 RoHS 標(biāo)準(zhǔn)。
• 引腳鍍層為 NIPDAUAG，MSL 等級 2，峰值回流溫度 260°C，工作溫度 - 40°C 至 125°C。

設(shè)計與支持

• 電源去耦需在 AVDD/DVDD 引腳就近放置 1 μF 電容，REFP_x 引腳需接 10 μF 濾波電容；模擬地與數(shù)字地獨(dú)立布局，減少串?dāng)_。
• 輸入需配置 RC 抗混疊濾波器（推薦 C0G/NP0 電容），未使用引腳需合理端接；支持零周期延遲或?qū)捵x周期數(shù)據(jù)傳輸模式。